JPH0770641B2 - 半導体パッケージ - Google Patents

半導体パッケージ

Info

Publication number
JPH0770641B2
JPH0770641B2 JP1065663A JP6566389A JPH0770641B2 JP H0770641 B2 JPH0770641 B2 JP H0770641B2 JP 1065663 A JP1065663 A JP 1065663A JP 6566389 A JP6566389 A JP 6566389A JP H0770641 B2 JPH0770641 B2 JP H0770641B2
Authority
JP
Japan
Prior art keywords
dielectric substrate
package
semiconductor
prevention plate
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1065663A
Other languages
English (en)
Other versions
JPH02244711A (ja
Inventor
孝司 藤岡
真英 山内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP1065663A priority Critical patent/JPH0770641B2/ja
Priority to US07/388,075 priority patent/US4985753A/en
Publication of JPH02244711A publication Critical patent/JPH02244711A/ja
Publication of JPH0770641B2 publication Critical patent/JPH0770641B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体パッケージに係り、特に周辺回路が
パターニング形成された誘電体基板を半導体チップ及び
誘電体基板割れ防止板と共に搭載するパッケージの構造
に関するものである。
〔従来の技術〕
従来の半導体装置の構造を第5A図及び第5B図に示す。Cu
からなるパッケージベース（１）上には、その中央部に
上方に向かって隆起した矩形状の隆起部（1a）が形成さ
れ、さらにこの隆起部（1a）の一部には隆起部（1a）を
縦断して隆起したチップマウント部（1b）が形成されて
いる。そして、チップマウント部（1b）上に半導体チッ
プ（８）がハンダ付けされる一方、チップマウント部
（1b）により二分された隆起部（1a）の上面上にそれぞ
れ誘電体基板割れ防止板（５）がハンダ付けされ、これ
ら誘電体基板割れ防止板（５）の上に誘電体基板（６）
がハンダ付けされている。誘電体基板割れ防止板（５）
は、温度変化に際し、パッケージベース（１）と誘電体
基板（６）との熱膨張率の差に起因する応力が誘電体基
板（６）に集中するのを防止するためのものであり、パ
ッケージベース（１）と誘電体基板（６）の各熱膨張係
数の間の大きさの熱膨張係数を有している。各誘電体基
板（６）の上には整合回路やバイアス回路等の周辺回路
（6a）がパターニング形成されており、半導体チップ
（８）の電極とこれら周辺回路（6a）とが金等の接続ワ
イヤ（９）により接続されている。さらに、これら周辺
回路（6a）はこの半導体装置から外方に延出して設けら
れているリード（７）にそれぞれ接続ワイヤ（９）によ
り接続されている。
パッケージベース（１）上には、隆起部（1a）を囲むよ
うに環状のパッケージフレーム（２）がろう付けされて
いる。ただし、リード（７）を外部に延出する箇所で
は、パッケージベース（１）上にベースセラミック
（３）がろう付けされ、このベースセラミック（３）上
にリード（７）が設けられると共に、ベースセラミック
（３）の上にトップセラミック（４）がろう付けされ、
このトップセラミック（４）上にパッケージフレーム
（２）がろう付けされている。
また、パッケージフレーム（２）の上部にはキャップ
（10）がハンダ付けされており、このキャップ（10）、
パッケージベース（１）及びパッケージフレーム（２）
等によりキャビティ（Ａ）が形成され、このキャビティ
（Ａ）内に半導体チップ（８）及び誘電体基板（６）等
が密封されている。
〔発明が解決しようとする課題〕
しかしながら、上述したようにパッケージベース（１）
にはチップマウント部（1b）が形成され、このチップマ
ウント部（1b）上に半導体チップ（８）が搭載されるの
で、半導体チップ（８）を搭載する位置及び誘電体基板
の設置位置がパッケージベース（１）によって特定され
てしまう。すなわち、半導体チップ（８）の品種あるい
は半導体装置の使用目的によってはパッケージベース
（１）を異なったものに変えなければならず、半導体パ
ッケージとしての汎用性が劣るという問題があった。
また、パッケージベース（１）の形状が複雑なため、高
い機械的寸法精度が要求され、半導体パッケージの製造
コストが高くなるという問題もあった。
この発明はこのような問題点を解消するためになされた
もので、汎用性に優れると共に製造コストの低減を図る
ことのできる半導体パッケージを提供することを目的と
する。
〔課題を解決するための手段〕
この発明に係る半導体パッケージは、半導体チップと周
辺回路が形成された誘電体基板とを搭載する半導体パッ
ケージであって、半導体チップ及び誘電体基板を収容す
るためのキャビティを有すると共にこのキャビティ内に
位置する一平坦面を有するパッケージ本体と、パッケー
ジ本体の平坦面上に接合されると共に開口部を有する一
枚の誘電体基板割れ防止板と、誘電体基板割れ防止板の
開口部内でパッケージ本体の平坦面上に接合されたチッ
プキャリアとを備え、誘電体基板割れ防止板の上に誘電
体基板が搭載され、チップキャリア上に半導体チップが
搭載されるものである。
〔作用〕
この発明においては、半導体チップ、誘電体基板及び一
枚で構成した誘電体基板割れ防止板がキャビティ内に形
成された共通の平坦面上に搭載される。
〔実施例〕
以下、この発明の実施例を添付図面に基づいて説明す
る。
第1A図は本発明の第１の実施例に係る半導体パッケージ
のキャップ装置前の平面図、第1B図はキャップ装着後の
第1A図のＩ−Ｉ線断面図である。Cuからなるパッケージ
ベース（11）の上面には、その中央部に上方に向かって
隆起した矩形状の隆起部（11a）が形成され、この隆起
部（11a）の上面が半導体チップ（８）及び誘電体基板
（６）等を搭載するための平坦面（11c）を形成してい
る。
また、パッケージベース（11）上には、隆起部（11a）
を囲むように環状のパッケージフレーム（２）が固定さ
れている。ただし、リード（７）を外部に延出する箇所
では、パッケージベース（11）上に角柱形状のベースセ
ラミック（３）が設けられている。このベースセラミッ
ク（３）上には導電パターン（3a）が形成されており、
この導電パターン（3a）にリード（７）の一端が固定さ
れている。ベースセラミック（３）の上にはトップセラ
ミック（４）が設けられ、このトップセラミック（４）
上にパッケージフレーム（２）が固定されている。これ
らパッケージベース（11）、パッケージフレーム
（２）、ベースセラミック（３）、トップセラミック
（４）及びリード（７）は互いに例えばAgろう付けによ
り固定されている。さらに、パッケージフレーム（２）
の上部にキャップ（10）がハンダ付けあるいは溶接によ
って固定されており、このキャップ（10）とパッケージ
ベース（11）及びパッケージフレーム（２）等により密
閉されたキャビティ（Ｂ）が形成される。
キャビティ（Ｂ）内に位置するパッケージベース（11）
の平坦面（11c）上には、第1C図に示すように半導体チ
ップ装着部に矩形状の開口部（15a）を備えた誘電体基
板割れ防止板（15）がハンダ付けされている。この誘電
体基板割れ防止板（15）はパッケージベース（11）を形
成するCuと誘電体基板（６）の材料となる例えばアルミ
ナとの中間的な熱膨張係数を有する、コバールあるいは
モリブデン等から形成され、温度変動時にパッケージベ
ース（11）と誘電体基板（６）との間に応力が集中して
誘電体基板（６）が割れるのを防止する。そして、開口
部（15a）をはさんで誘電体基板割れ防止板（15）上に
二つの誘電体基板（６）がハンダ付けされている。各誘
電体基板（６）はアルミナ等から形成されると共にその
上には整合回路やバイアス回路等の周辺回路（6a）がパ
ターニング形成されている。また、誘電体基板割れ防止
板（15）の開口部（15a）内で且つパッケージベース（1
1）の平坦面（11c）上にCuからなるチップキャリア（1
8）がハンダ付けあるいは導電性接着剤により固定され
ており、このチップキャリア（18）の上面上に半導体チ
ップ（８）がハンダ付けされている。
さらに、半導体チップ（８）の上面に設けられている電
極と誘電体基板（６）上に形成されている周辺回路（6
a）とが金等の接続ワイヤ（９）により接続されてい
る。また、周辺回路（6a）とベースセラミック（３）の
上面に形成されている導電パターン（3a）とが接続ワイ
ヤ（９）により接続されており、これにより周辺回路
（6a）は導電パターン（3a）を介してリード（７）に電
気的に接続されている。
尚、第1A図及び第1B図に示した半導体装置はトランジス
タを構成しており、半導体チップ（８）の裏面電極がチ
ップキャリア（18）を介してパッケージベース（11）に
電気的に接続されている。
以上のような構成とすることにより、誘電体基板割れ防
止板（15）に設ける開口部（15a）の位置を変えるだけ
で、半導体チップ（８）の設置位置をパッケージベース
（11）の平坦面（11c）内で自由に設定することができ
る。すなわち、半導体チップ（８）の品種や半導体装置
の使用目的に広く適応し得る半導体パッケージが得られ
る。
また、パッケージベース（11）及びチップキャリア（1
8）が高い熱伝導率を有するCuから形成されているの
で、放熱性の優れた半導体装置が形成される。尚、これ
らのパッケージベース（11）及びチップキャリア（18）
をCu以外の高熱伝導率材料から形成してもよいことは言
うまでもない。
さらに、半導体チップ（８）を搭載する箇所のパッケー
ジベース（11）の形状が簡単化されているので、パッケ
ージベース（11）の加工精度等の製造条件が緩和され、
半導体パッケージの製造が容易になると共に製造コスト
が低減される。また、誘電体基板割れ防止板（15）を一
枚で構成しているため、製造工程の簡単化もなされる。
この発明の第２の実施例を第2A図及び第2B図に示す。こ
の実施例では、パッケージベース（21）がその中央に隆
起部を備えておらず、平坦面（21c）のみがキャビティ
（Ｃ）を臨んでいる。
そして、この平坦面（21c）上に第１の実施例と同様に
チップキャリア（18）及び誘電体基板割れ防止板（15）
を介してそれぞれ半導体チップ（８）及び誘電体基板
（６）が搭載されている。このような構成とすれば、パ
ッケージベース（21）の形状がさらに簡単化されるの
で、半導体パッケージの製造がなお一層容易となると共
に製造コストの低減化がなされる。
さらに、このパッケージベース（21）上に二つの半導体
チップ（８）を搭載した第３実施例を第3A図及び第3B図
に示す。この場合、第3C図に示すように二つの開口部
（35a）を備えた誘電体基板割れ防止板（35）をパッケ
ージベース（21）の平坦面（21c）上に固定し、各開口
部（35a）内にそれぞれチップキャリア（18）及び半導
体チップ（８）を配置する。また、誘電体基板割れ防止
板（35）上には開口部（35a）をはさんで三枚の誘電体
基板（６）が設けられている。そして、それぞれ半導体
チップ（８）の電極とこれに隣接する誘電体基板（６）
の周辺回路（6a）とが接続ワイヤ（９）により電気的に
接続されている。
このように、誘電体基板割れ防止板（35）を変えるだけ
で、容易に複数の半導体チップ（８）を搭載させること
ができる。また、同様にして三つ以上の半導体チップ
（８）を搭載することもできる。
この発明の第４実施例を第4A図及び第4B図に示す。この
実施例では、パッケージベース（21）の平坦面（21c）
上に第4C図に示すような開口部のない板状の誘電体基板
割れ防止板（45）が固定されている。この誘電体基板割
れ防止板（45）上の適宜箇所に二つの半導体チップ（4
8）が搭載されると共に各半導体チップ（48）をはさむ
ように三つの誘電体基板（６）が配置されている。各半
導体チップ（48）は小信号半導体チップあるいは低消費
電力半導体チップであり、駆動時に大きな熱量を発する
ものではない。
このように低熱抵抗が要求されない半導体チップ（48）
を搭載する場合には、チップキャリア（18）を用いず、
誘電体基板割れ防止板（45）の上に直接半導体チップ
（48）を接合することができる。その結果、半導体チッ
プ（48）及び誘電体基板（６）の配置がさらに自由とな
り、半導体パッケージの汎用性が著しく向上する。ま
た、パッケージベース（21）及び誘電体基板割れ防止板
（45）の構造が簡単なため、製造コストが大きく低減さ
れる。さらに、チップキャリアが不要であるので、部品
点数の削減がなされる。尚、この第４実施例のように開
口部のない誘電体基板割れ防止板（45）を用いて、三つ
以上の半導体チップ（48）を搭載し得ることは言うまで
もない。
〔発明の効果〕
以上説明したようにこの発明においては、半導体チップ
及び誘電体基板を収容するキャビティを有すると共にこ
のキャビティ内に半導体チップ及び誘電体基板を共に搭
載するための一平坦面が形成され、一枚の誘電体基板割
れ防止板で構成されているので、半導体チップの設置位
置を自由に設定することができ、半導体パッケージとし
ての汎用性が向上する一方、製造コストが低減される。
【図面の簡単な説明】 第1A図は本発明の第１実施例に係る半導体パッケージの
キャップ装着前の平面図、第1B図はキャップ装着後の第
1A図のＩ−Ｉ線断面図、第1C図は第１実施例で用いられ
た誘電体基板割れ防止板の平面図、第2A図は第２実施例
に係る半導体パッケージのキャップ装着前の平面図、第
2B図はキャップ装着後の第2A図のII−II線断面図、第3A
図は第３実施例に係る半導体パッケージのキャップ装着
前の平面図、第3B図はキャップ装着後の第3A図のIII−I
II線断面図、第3C図は第３実施例で用いられた誘電体基
板割れ防止板の平面図、第4A図は第４実施例に係る半導
体パッケージのキャップ装着前の平面図、第4B図はキャ
ップ装着後の第4A図のIV−IV線断面図、第4C図は第４実
施例で用いられた誘電体基板割れ防止板の平面図、第5A
図は従来の半導体パッケージのキャップ装着前の平面
図、第5B図はキァップ装着後の第5A図のＶ−Ｖ線断面図
である。 図において、（６）は誘電体基板、（6a）は周辺回路、
（８）及び（48）は半導体チップ、（11）及び（21）は
パッケージベース、（11c）及び（21c）は平坦面、
（Ｂ）及び（Ｃ）はキャビティ、（15）、（35）及び
（45）は誘電体基板割れ防止板である なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと周辺回路が形成された誘電
    体基板とを搭載する半導体パッケージであって、 半導体チップ及び誘電体基板を収容するためのキャビテ
    ィを有すると共にこのキャビティ内に位置する一平坦面
    を有するパッケージ本体と、 前記パッケージ本体の平坦面上に接合されると共に開口
    部を有する一枚の誘電体基板割れ防止板と、 前記誘電体基板割れ防止板の開口部内で前記パッケージ
    本体の平坦面上に接合されたチップキャリアと を備え、前記誘電体基板割れ防止板の上に誘電体基板が
    搭載され、前記チップキャリア上に半導体チップが搭載
    されることを特徴とする半導体パッケージ。
JP1065663A 1989-03-17 1989-03-17 半導体パッケージ Expired - Lifetime JPH0770641B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1065663A JPH0770641B2 (ja) 1989-03-17 1989-03-17 半導体パッケージ
US07/388,075 US4985753A (en) 1989-03-17 1989-08-01 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1065663A JPH0770641B2 (ja) 1989-03-17 1989-03-17 半導体パッケージ

Publications (2)

Publication Number Publication Date
JPH02244711A JPH02244711A (ja) 1990-09-28
JPH0770641B2 true JPH0770641B2 (ja) 1995-07-31

Family

ID=13293457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1065663A Expired - Lifetime JPH0770641B2 (ja) 1989-03-17 1989-03-17 半導体パッケージ

Country Status (2)

Country Link
US (1) US4985753A (ja)
JP (1) JPH0770641B2 (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0732208B2 (ja) * 1989-10-31 1995-04-10 三菱電機株式会社 半導体装置
US5214498A (en) * 1990-02-26 1993-05-25 Raytheon Company MMIC package and connector
US5231305A (en) * 1990-03-19 1993-07-27 Texas Instruments Incorporated Ceramic bonding bridge
US5175611A (en) * 1990-06-22 1992-12-29 Watkins-Johnson Company Microwave integrated circuit package to eliminate alumina substrate cracking
JPH04183001A (ja) * 1990-11-16 1992-06-30 Mitsubishi Electric Corp マイクロ波ｉｃ用パッケージ
US5091769A (en) * 1991-03-27 1992-02-25 Eichelberger Charles W Configuration for testing and burn-in of integrated circuit chips
US5149662A (en) * 1991-03-27 1992-09-22 Integrated System Assemblies Corporation Methods for testing and burn-in of integrated circuit chips
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US6172412B1 (en) 1993-10-08 2001-01-09 Stratedge Corporation High frequency microelectronics package
JP2938344B2 (ja) * 1994-05-15 1999-08-23 株式会社東芝 半導体装置
US5917236A (en) * 1995-12-08 1999-06-29 Hewlett-Packard Company Packaging system for field effects transistors
US5945735A (en) * 1997-01-31 1999-08-31 International Business Machines Corporation Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity
US6037193A (en) * 1997-01-31 2000-03-14 International Business Machines Corporation Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity
US5990418A (en) * 1997-07-29 1999-11-23 International Business Machines Corporation Hermetic CBGA/CCGA structure with thermal paste cooling
DE10101086B4 (de) * 2000-01-12 2007-11-08 International Rectifier Corp., El Segundo Leistungs-Moduleinheit
US6858870B2 (en) * 2003-06-10 2005-02-22 Galaxy Pcb Co., Ltd. Multi-chip light emitting diode package
US20070175660A1 (en) * 2006-01-27 2007-08-02 Yeung Betty H Warpage-reducing packaging design
JP2008311527A (ja) * 2007-06-15 2008-12-25 Oki Electric Ind Co Ltd 高周波半導体回路
JP5806464B2 (ja) * 2010-02-03 2015-11-10 株式会社東芝 半導体素子収納用パッケージ及びそれを用いた半導体装置
JP5135376B2 (ja) * 2010-04-02 2013-02-06 株式会社東芝 半導体装置
US9728868B1 (en) * 2010-05-05 2017-08-08 Cree Fayetteville, Inc. Apparatus having self healing liquid phase power connects and method thereof
JP5709427B2 (ja) * 2010-07-28 2015-04-30 京セラ株式会社 素子収納用パッケージおよびこれを備えた半導体装置
US8471382B2 (en) * 2010-11-18 2013-06-25 Kabushiki Kaisha Toshiba Package and high frequency terminal structure for the same
JP2012039159A (ja) * 2011-11-21 2012-02-23 Toshiba Corp 半導体装置
JP5259807B2 (ja) * 2011-11-21 2013-08-07 株式会社東芝 半導体装置
US10163743B2 (en) 2016-05-20 2018-12-25 Materion Corporation Copper flanged air cavity packages for high frequency devices
WO2018123064A1 (ja) * 2016-12-29 2018-07-05 三菱電機株式会社 半導体装置
WO2019142349A1 (ja) * 2018-01-22 2019-07-25 三菱電機株式会社 半導体パッケージ
WO2019216052A1 (ja) * 2018-05-10 2019-11-14 三菱電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936864A (en) * 1973-05-18 1976-02-03 Raytheon Company Microwave transistor package
US3946428A (en) * 1973-09-19 1976-03-23 Nippon Electric Company, Limited Encapsulation package for a semiconductor element
US4259684A (en) * 1978-10-13 1981-03-31 The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland Packages for microwave integrated circuits
JPS6079751A (ja) * 1983-10-05 1985-05-07 Nec Corp マイクロ波半導体装置用パツケ−ジ
US4713141A (en) * 1986-09-22 1987-12-15 Intel Corporation Anisotropic plasma etching of tungsten
JPH01164052A (ja) * 1987-12-21 1989-06-28 Sumitomo Electric Ind Ltd マイクロ波パツケージ

Also Published As

Publication number Publication date
US4985753A (en) 1991-01-15
JPH02244711A (ja) 1990-09-28

Similar Documents

Publication Publication Date Title
JPH0770641B2 (ja) 半導体パッケージ
US4907067A (en) Thermally efficient power device package
JPS6128219B2 (ja)
US6841421B2 (en) Method of manufacturing wiring structure of a power semiconductor device
JP3138539B2 (ja) 半導体装置及びｃｏｂ基板
US20040214419A1 (en) Semiconductor device and method for manufacturing same
JP2735912B2 (ja) インバータ装置
US6292368B1 (en) Electrical power component mounted by brazing on a support and corresponding mounting process
JPH03195083A (ja) 混成集積回路およびその製造方法
JPS6227544B2 (ja)
JP2002158306A (ja) 多数個取り配線基板
JPH08274228A (ja) 半導体搭載基板、電力用半導体装置及び電子回路装置
JPH0382060A (ja) 半導体装置
JPS58159361A (ja) 多層混成集積回路装置
JP3048707B2 (ja) 混成集積回路
JPH08148647A (ja) 半導体装置
JP2735920B2 (ja) インバータ装置
JP2816084B2 (ja) 半田塗布方法、半導体装置の製造方法およびスキージ
JPH03191554A (ja) 半導体装置
US4425575A (en) Base for encapsulating components with coplanar electrodes
JPH0364934A (ja) 樹脂封止型半導体装置
JPH04237154A (ja) 半導体パッケージ
JP3878842B2 (ja) 多数個取り配線基板
JPS61270850A (ja) 半導体チツプ実装用パツケ−ジ
JP3011502B2 (ja) 混成集積回路