JPS61270850A - 半導体チツプ実装用パツケ−ジ - Google Patents
半導体チツプ実装用パツケ−ジInfo
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- JPS61270850A JPS61270850A JP11135685A JP11135685A JPS61270850A JP S61270850 A JPS61270850 A JP S61270850A JP 11135685 A JP11135685 A JP 11135685A JP 11135685 A JP11135685 A JP 11135685A JP S61270850 A JPS61270850 A JP S61270850A
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- copper plate
- package
- ceramics
- ceramic
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体チップ実装用Aツケージに関する。
(従来技術)
高放熱性を要求される半導体チップ実装用ノクツケージ
として、銅板をセラミックに直接接合するダイレクト・
?ンド・カッノぐ−(Direct BondCopp
er・・・DBC)技法による半導体チップ実装用ノ譬
ッケージが提案されている。とのDBC技法においては
、セラミックの厚みに対して、接着された銅の厚みが薄
いときには、銅はセラミックに押し付けられて、その膨
張が拘束され、結果的に、銅の膨張係数がセラミックの
膨張係数に近くなることを利用している。因みに、0.
6.4−の厚みを有するセラミックに0.3■の厚みを
有する銅板を両面から貼り合せた場合、銅板の膨張係数
は75X10″′″/℃となる。とのDBC技法を用い
て接着された銅板上には、直接半導体チップを載せるこ
とができ。
として、銅板をセラミックに直接接合するダイレクト・
?ンド・カッノぐ−(Direct BondCopp
er・・・DBC)技法による半導体チップ実装用ノ譬
ッケージが提案されている。とのDBC技法においては
、セラミックの厚みに対して、接着された銅の厚みが薄
いときには、銅はセラミックに押し付けられて、その膨
張が拘束され、結果的に、銅の膨張係数がセラミックの
膨張係数に近くなることを利用している。因みに、0.
6.4−の厚みを有するセラミックに0.3■の厚みを
有する銅板を両面から貼り合せた場合、銅板の膨張係数
は75X10″′″/℃となる。とのDBC技法を用い
て接着された銅板上には、直接半導体チップを載せるこ
とができ。
また金属銅および各種セラミックのみを使用するので製
造工程も短かくコストダウンを図れる。
造工程も短かくコストダウンを図れる。
(発明が解決しようとする問題一点)
しかしながら、半導体チップの材料であるシリコンと銅
との熱膨張係数の差に起因して、半導体チップが割れた
り放熱性の点で不充分な面がみられた。
との熱膨張係数の差に起因して、半導体チップが割れた
り放熱性の点で不充分な面がみられた。
(発明の目的)
したがって本発明の目的は、半導体チップが割れにくt
半導体チップ実装用パッケージを提供することである。
半導体チップ実装用パッケージを提供することである。
本発明の他の目的は、放熱効果が高い半導体チップ実装
用パッケージを提供することである。
用パッケージを提供することである。
(問題点を解決するための手段)
上に設けられたモリブデンチップとを有する半導体チッ
プ実装用ノクツケージが得られる。
プ実装用ノクツケージが得られる。
本発明では、焼成された枠状セラミックにDBC技法を
用いて銅板を直接接合することにより、放熱性の良いパ
ッケージを簡単且つ迅速に製作できる。
用いて銅板を直接接合することにより、放熱性の良いパ
ッケージを簡単且つ迅速に製作できる。
(実施例)
次に本発明の実施例を示した図面を参照して。
本発明の詳細な説明する。
第1〜3図を参照すると9本発明の一実施例は。
底板用銅板10と、この銅板10の上に直接接合された
枠状(中空状)セラミック11と、セラミック11の枠
12内の銅板10の上忙設けられたミック11上には、
配線パターン15が同様にDBC技法によって接着され
ている。モリブデン・チップ13の上には、半導体IC
Cフッ’14が載っている。この半導体ICチップ14
からの配線は、セラミック11上に設けられた銅の配線
パターン15に接続されている。配線パターン15は。
枠状(中空状)セラミック11と、セラミック11の枠
12内の銅板10の上忙設けられたミック11上には、
配線パターン15が同様にDBC技法によって接着され
ている。モリブデン・チップ13の上には、半導体IC
Cフッ’14が載っている。この半導体ICチップ14
からの配線は、セラミック11上に設けられた銅の配線
パターン15に接続されている。配線パターン15は。
このICをソケットを使用してPCBに実装する場合に
は、第1図に示すように、セラミック11の端面部分に
接続されるように配置され、半田付は実装する場合には
、第2図あるいは第3図に示すように、リード相当部分
15′あるいは15″をセラミック11からはみ出させ
ておく。
は、第1図に示すように、セラミック11の端面部分に
接続されるように配置され、半田付は実装する場合には
、第2図あるいは第3図に示すように、リード相当部分
15′あるいは15″をセラミック11からはみ出させ
ておく。
本実施例に使用される枠状セラミック11としては、テ
ープ成形やプレス成形、セラミック種別。
ープ成形やプレス成形、セラミック種別。
純度などに関係なく、絶縁性を有するものであれば任意
のセラミックが使用でき、その寸法および形状は、リー
ド数や実装されるICチップ14の寸法や形状によって
決まる。底板用鋼板10は。
のセラミックが使用でき、その寸法および形状は、リー
ド数や実装されるICチップ14の寸法や形状によって
決まる。底板用鋼板10は。
放熱性とシール特性を有する。モリブデン・チッ7’1
3は、半導体ICチップ14のシリコンと銅板10との
熱膨張係数差を吸収するためのものであり、その寸法お
よび形状はICCフッ7”’140寸法および形状によ
って決められる。配線・母ターン15は、エツチングま
たはパンチングによって形成され、半導体ICCフッ6
14とはワイヤ?ンドによって接続されている。配線ノ
リ―ン15はまたリードとしての役割をはたす。
3は、半導体ICチップ14のシリコンと銅板10との
熱膨張係数差を吸収するためのものであり、その寸法お
よび形状はICCフッ7”’140寸法および形状によ
って決められる。配線・母ターン15は、エツチングま
たはパンチングによって形成され、半導体ICCフッ6
14とはワイヤ?ンドによって接続されている。配線ノ
リ―ン15はまたリードとしての役割をはたす。
このように構成された半導体ICは、キャップ16によ
りてカッ々−され、封止用ガラスあるいは樹脂17によ
ってエツジ部を封止される。
りてカッ々−され、封止用ガラスあるいは樹脂17によ
ってエツジ部を封止される。
(発明の効果)
本発明においては、銅板10がDBC技法により接着さ
れるため、放熱性の良いパッケージを迅速に製作できる
。また、 DBC技法によってセラミックに接着された
銅板10はその膨張がセラミックによって拘束されるた
め、セラミックとシリコンとの間の熱膨張係数差を緩和
することができる。
れるため、放熱性の良いパッケージを迅速に製作できる
。また、 DBC技法によってセラミックに接着された
銅板10はその膨張がセラミックによって拘束されるた
め、セラミックとシリコンとの間の熱膨張係数差を緩和
することができる。
更にセラミックに直接接合された銅板上にモリブデン・
チップが設けられており、その上に半導様チップを載せ
る構造となっているので、銅とシリコンとの熱膨張係数
差を更に緩和し、半導体チップの割れを防止できる。
チップが設けられており、その上に半導様チップを載せ
る構造となっているので、銅とシリコンとの熱膨張係数
差を更に緩和し、半導体チップの割れを防止できる。
第1〜3図は本発明の一実施例およびその変形例の側断
面図、である。 10・・・底板用銅板、11・・・セラミック、13・
・・モリブデン・チップ、14・・・半導体ICyCツ
ー。 15・・・配線ノ母ターン、16・・・キャップ、17
・・・封止用ガラスまたは樹脂。
面図、である。 10・・・底板用銅板、11・・・セラミック、13・
・・モリブデン・チップ、14・・・半導体ICyCツ
ー。 15・・・配線ノ母ターン、16・・・キャップ、17
・・・封止用ガラスまたは樹脂。
Claims (1)
- (1)枠状セラミックと、該枠状セラミックにDBC技
法を用いて接合された銅板と、前記セラミックの枠内の
前記銅板上に設けられたモリブデンチップとを有するこ
とを特徴とする半導体チップ実装用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11135685A JPS61270850A (ja) | 1985-05-25 | 1985-05-25 | 半導体チツプ実装用パツケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11135685A JPS61270850A (ja) | 1985-05-25 | 1985-05-25 | 半導体チツプ実装用パツケ−ジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61270850A true JPS61270850A (ja) | 1986-12-01 |
Family
ID=14559118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11135685A Pending JPS61270850A (ja) | 1985-05-25 | 1985-05-25 | 半導体チツプ実装用パツケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61270850A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02198147A (ja) * | 1989-01-26 | 1990-08-06 | Omron Tateisi Electron Co | Icパッケージ |
US5798566A (en) * | 1996-01-11 | 1998-08-25 | Ngk Spark Plug Co., Ltd. | Ceramic IC package base and ceramic cover |
US7219420B2 (en) * | 1998-03-02 | 2007-05-22 | Valeo Vision | Screening of a printed-circuit electronics card mounted on a metal substrate |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54102971A (en) * | 1978-01-31 | 1979-08-13 | Toshiba Corp | Semiconductor device |
-
1985
- 1985-05-25 JP JP11135685A patent/JPS61270850A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54102971A (en) * | 1978-01-31 | 1979-08-13 | Toshiba Corp | Semiconductor device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02198147A (ja) * | 1989-01-26 | 1990-08-06 | Omron Tateisi Electron Co | Icパッケージ |
US5798566A (en) * | 1996-01-11 | 1998-08-25 | Ngk Spark Plug Co., Ltd. | Ceramic IC package base and ceramic cover |
US7219420B2 (en) * | 1998-03-02 | 2007-05-22 | Valeo Vision | Screening of a printed-circuit electronics card mounted on a metal substrate |
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