JPS61270850A - 半導体チツプ実装用パツケ−ジ - Google Patents

半導体チツプ実装用パツケ−ジ

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JPS61270850A
JPS61270850A JP11135685A JP11135685A JPS61270850A JP S61270850 A JPS61270850 A JP S61270850A JP 11135685 A JP11135685 A JP 11135685A JP 11135685 A JP11135685 A JP 11135685A JP S61270850 A JPS61270850 A JP S61270850A
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JP
Japan
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chip
copper plate
package
ceramics
ceramic
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Application number
JP11135685A
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English (en)
Inventor
Tetsuo Nomura
哲雄 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Narumi China Corp
Original Assignee
Narumi China Corp
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Filing date
Publication date
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Publication of JPS61270850A publication Critical patent/JPS61270850A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体チップ実装用Ａツケージに関する。
（従来技術） 高放熱性を要求される半導体チップ実装用ノクツケージ
として、銅板をセラミックに直接接合するダイレクト・
？ンド・カッノぐ−（Ｄｉｒｅｃｔ　ＢｏｎｄＣｏｐｐ
ｅｒ・・・ＤＢＣ）技法による半導体チップ実装用ノ譬
ッケージが提案されている。とのＤＢＣ技法においては
、セラミックの厚みに対して、接着された銅の厚みが薄
いときには、銅はセラミックに押し付けられて、その膨
張が拘束され、結果的に、銅の膨張係数がセラミックの
膨張係数に近くなることを利用している。因みに、０．
６．４−の厚みを有するセラミックに０．３■の厚みを
有する銅板を両面から貼り合せた場合、銅板の膨張係数
は７５Ｘ１０″′″／℃となる。とのＤＢＣ技法を用い
て接着された銅板上には、直接半導体チップを載せるこ
とができ。
また金属銅および各種セラミックのみを使用するので製
造工程も短かくコストダウンを図れる。
（発明が解決しようとする問題一点） しかしながら、半導体チップの材料であるシリコンと銅
との熱膨張係数の差に起因して、半導体チップが割れた
り放熱性の点で不充分な面がみられた。
（発明の目的） したがって本発明の目的は、半導体チップが割れにくｔ
半導体チップ実装用パッケージを提供することである。
本発明の他の目的は、放熱効果が高い半導体チップ実装
用パッケージを提供することである。
（問題点を解決するための手段） 上に設けられたモリブデンチップとを有する半導体チッ
プ実装用ノクツケージが得られる。
本発明では、焼成された枠状セラミックにＤＢＣ技法を
用いて銅板を直接接合することにより、放熱性の良いパ
ッケージを簡単且つ迅速に製作できる。
（実施例） 次に本発明の実施例を示した図面を参照して。
本発明の詳細な説明する。
第１〜３図を参照すると９本発明の一実施例は。
底板用銅板１０と、この銅板１０の上に直接接合された
枠状（中空状）セラミック１１と、セラミック１１の枠
１２内の銅板１０の上忙設けられたミック１１上には、
配線パターン１５が同様にＤＢＣ技法によって接着され
ている。モリブデン・チップ１３の上には、半導体ＩＣ
Ｃフッ’１４が載っている。この半導体ＩＣチップ１４
からの配線は、セラミック１１上に設けられた銅の配線
パターン１５に接続されている。配線パターン１５は。
このＩＣをソケットを使用してＰＣＢに実装する場合に
は、第１図に示すように、セラミック１１の端面部分に
接続されるように配置され、半田付は実装する場合には
、第２図あるいは第３図に示すように、リード相当部分
１５′あるいは１５″をセラミック１１からはみ出させ
ておく。
本実施例に使用される枠状セラミック１１としては、テ
ープ成形やプレス成形、セラミック種別。
純度などに関係なく、絶縁性を有するものであれば任意
のセラミックが使用でき、その寸法および形状は、リー
ド数や実装されるＩＣチップ１４の寸法や形状によって
決まる。底板用鋼板１０は。
放熱性とシール特性を有する。モリブデン・チッ７’１
３は、半導体ＩＣチップ１４のシリコンと銅板１０との
熱膨張係数差を吸収するためのものであり、その寸法お
よび形状はＩＣＣフッ７”’１４０寸法および形状によ
って決められる。配線・母ターン１５は、エツチングま
たはパンチングによって形成され、半導体ＩＣＣフッ６
１４とはワイヤ？ンドによって接続されている。配線ノ
リ―ン１５はまたリードとしての役割をはたす。
このように構成された半導体ＩＣは、キャップ１６によ
りてカッ々−され、封止用ガラスあるいは樹脂１７によ
ってエツジ部を封止される。
（発明の効果） 本発明においては、銅板１０がＤＢＣ技法により接着さ
れるため、放熱性の良いパッケージを迅速に製作できる
。また、　ＤＢＣ技法によってセラミックに接着された
銅板１０はその膨張がセラミックによって拘束されるた
め、セラミックとシリコンとの間の熱膨張係数差を緩和
することができる。
更にセラミックに直接接合された銅板上にモリブデン・
チップが設けられており、その上に半導様チップを載せ
る構造となっているので、銅とシリコンとの熱膨張係数
差を更に緩和し、半導体チップの割れを防止できる。
【図面の簡単な説明】
第１〜３図は本発明の一実施例およびその変形例の側断
面図、である。 １０・・・底板用銅板、１１・・・セラミック、１３・
・・モリブデン・チップ、１４・・・半導体ＩＣｙＣツ
ー。 １５・・・配線ノ母ターン、１６・・・キャップ、１７
・・・封止用ガラスまたは樹脂。

Claims (1)

    【特許請求の範囲】
  1. （１）枠状セラミックと、該枠状セラミックにＤＢＣ技
    法を用いて接合された銅板と、前記セラミックの枠内の
    前記銅板上に設けられたモリブデンチップとを有するこ
    とを特徴とする半導体チップ実装用パッケージ。
JP11135685A 1985-05-25 1985-05-25 半導体チツプ実装用パツケ−ジ Pending JPS61270850A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11135685A JPS61270850A (ja) 1985-05-25 1985-05-25 半導体チツプ実装用パツケ−ジ

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Application Number Priority Date Filing Date Title
JP11135685A JPS61270850A (ja) 1985-05-25 1985-05-25 半導体チツプ実装用パツケ−ジ

Publications (1)

Publication Number Publication Date
JPS61270850A true JPS61270850A (ja) 1986-12-01

Family

ID=14559118

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11135685A Pending JPS61270850A (ja) 1985-05-25 1985-05-25 半導体チツプ実装用パツケ−ジ

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02198147A (ja) * 1989-01-26 1990-08-06 Omron Tateisi Electron Co Ｉｃパッケージ
US5798566A (en) * 1996-01-11 1998-08-25 Ngk Spark Plug Co., Ltd. Ceramic IC package base and ceramic cover
US7219420B2 (en) * 1998-03-02 2007-05-22 Valeo Vision Screening of a printed-circuit electronics card mounted on a metal substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54102971A (en) * 1978-01-31 1979-08-13 Toshiba Corp Semiconductor device

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