KR20230148113A - 반도체 디바이스 어셈블리 - Google Patents

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KR20230148113A
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metal
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임승원
전오섭
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

일부 양태들에서, 본원에서 설명되는 기술들은 반도체 디바이스 어셈블리로서, 직접 접합 금속(direct-bonded-metal, DBM) 기판 ― 상기 DBM 기판은: 세라믹층; 상기 DBM 기판의 제1 표면 상에 배치된 제1 금속층으로서, 균일한 두께를 갖는, 상기 제1 금속층; 및 상기 제1 표면과 반대편에 있는 상기 DMB 기판의 제2 표면 상에 배치되는 제2 금속 층을 포함하고, 상기 제2 금속 층은 1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함하며, 상기 제2 두께는 상기 제1 두께보다 크며, 상기 제2 금속층의 제2 부분은 7 내지 11 ppm/℃(part-per-million per degrees Celsius) 범위 내의 열팽창 계수(coefficient of thermal expansion, CTE)를 갖는 금속 합금을 포함함 ―; 및 상기 제2 금속층의 제2 부분과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리에 관한 것이다.

Description

반도체 디바이스 어셈블리{SEMICONDUCTOR DEVICE ASSEMBLY}
본 설명은 반도체 디바이스 모듈 어셈블리에 관한 것이다. 더 구체적으로, 본 설명은 열적 불일치와 연관된 응력이 감소되고 스택 높이 제어가 개선된 반도체 디바이스 모듈 어셈블리(예를 들어, 반도체 디바이스 모듈)에 관한 것이다.
전력 반도체 디바이스들(전력 모듈들, 다중 칩 전력 모듈들 등으로 지칭될 수 있음)을 포함하는 어셈블리들과 같은 반도체 디바이스 어셈블리들은 반도체 다이, 기판들(예를 들어, 직접 접합 금속 기판들) 및 전도성 스페이서들(예를 들어, 전기적 및/또는 열적 전도성 스페이서들)을 사용하여 구현될 수 있다. 예를 들어, 이러한 스페이서들은 소정의 어셈블리의 구성요소들 사이에 전기적 연결을 제공할 수 있고/있거나 이를테면 어셈블리의 양면 냉각을 가능하게 하기 위해, (예를 들어, 반도체 다이의 동작으로부터 기인하는) 어셈블리에 대한 열 소산을 가능하게 할 수 있다. 그러나, 이러한 어셈블리들의 현재 구현예들은 특정 결점들을 갖는다. 예를 들어, 기판(예를 들어, 세라믹) 물질들; 반도체 다이 및 전도성 스페이서들의 각 열팽창 계수들 사이의 불일치로 인해, 다양한 응력들이 반도체 다이 상에 가해질 수 있으며(예를 들어, 반도체 다이 상에 가해지는 인장 응력, 박리 응력, 전단 응력 등), 이는 균열과 같은 반도체 다이의 손상을 초래할 수 있다. 또한, 현재 구현예들에서, 전력 모듈의 전체 스택 높이(예를 들어, 모듈 두께)에 대한 공정 제어는 스페이서를 기판과 결합하는 데 사용되는 땜납층의 접합 라인 두께의 공정 변동으로 인해 제어하기가 어렵다. 이러한 공정 변동은 (예를 들어, 공정 타겟 높이 위의 스택 높이들에 대해) 모듈의 몰딩 캡슐화 동안 야기되는 압축 응력으로 인한 다이 균열에 기여할 수 있거나, 또는 (예를 들어, 공정 타겟 높이 아래의 스택 높이들에 대한 기판의 표면 상에) 과도한 몰드 플래싱을 초래할 수 있다. 현재 접근법들의 추가적인 결점들은 또한 어셈블리 공정 복잡성 및 공정 변동과 관련된 품질 이슈들을 포함한다.
일부 양태들에서, 본원에서 설명되는 기술들은 반도체 디바이스 어셈블리로서, 직접 접합 금속(direct-bonded-metal, DBM) 기판 ― DBM 기판은: 세라믹층; 상기 DBM 기판의 제1 표면 상에 배치된 제1 금속층으로서, 균일한 두께를 갖는, 상기 제1 금속층; 및 상기 제1 표면과 반대편에 있는 상기 DMB 기판의 제2 표면 상에 배치되는 제2 금속 층을 포함하고, 상기 제2 금속 층은 1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함하며, 상기 제2 두께는 상기 제1 두께보다 크며, 상기 제2 금속층의 제2 부분은 7 내지 11 ppm/℃(part-per-million per degrees Celsius) 범위 내의 열팽창 계수(coefficient of thermal expansion, CTE)를 갖는 금속 합금을 포함함 ―; 및 상기 제2 금속층의 제2 부분과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 금속 합금의 CTE가 8 내지 10 ppm/℃의 범위인 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 금속 합금이 구리 몰리브덴(CuMo) 금속 합금을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제2 금속층의 제1 부분이 금속 합금을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 금속 합금이 제1 금속이고; 제2 금속층의 제2 부분은 세라믹층 상에 배치된 제2 금속 층을 포함하며, 제2 금속은 금속 합금의 CTE보다 큰 CTE를 갖고, 제1 금속은 제2 금속층 상에 배치된 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제1 금속이 제2 금속 상에서 성장되는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제2 금속층이 구리층을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제2 금속층의 제1 부분이 구리층에 포함되는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제1 금속층 및 제2 금속층이 활성 금속 경납땜(active metal brazing); 확산 접합(diffusion bonding); 또는 소결(sintering) 중 하나를 사용하여 상기 세라믹층과 결합되는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 상기 DBM 기판이 제1 DBM 기판이고, 상기 세라믹층은 제1 세라믹층이며, 상기 반도체 다이는 제1 반도체 다이이며, 상기 반도체 디바이스 어셈블리는: 제2 DBM 기판 ― 상기 제2 DBM 기판은: 제2 세라믹층; 상기 제2 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제3 금속층; 및 상기 제1 표면과 반대편에 있는 상기 제2 DBM 기판의 제2 표면 상에 배치된 제4 금속층을 포함하며, 상기 제4 금속층은: 상기 제1 두께를 갖는 제1 부분; 및 상기 제2 두께를 갖는 제2 부분을 포함하며, 상기 제4 금속층의 제2 부분은 상기 금속 합금을 포함함 ―; 및 상기 제4 금속층의 제2 부분과 결합된 제1 표면을 갖는 제2 반도체 다이를 포함하는, 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 상기 제1 반도체 다이의 제1 표면과 반대편에 있는 상기 제1 반도체 다이의 제2 표면이 상기 제4 금속층의 제1 부분과 결합되고; 상기 제2 반도체 다이의 제1 표면과 반대편에 있는 상기 제2 반도체 다이의 제2 표면이 상기 제2 금속층의 제1 부분과 결합되는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제1 반도체 다이가 하프 브리지 회로의 하이측 스위치를 포함하고; 제2 반도체 다이는 하프 브리지 회로의 로우측 스위치를 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 반도체 디바이스 어셈블리에 관한 것이며, 이는 직접 접합 금속(direct-bonded-metal, BM) 기판 ― 상기 DBM 기판은: 세라믹층; 상기 DBM 기판의 제1 표면 상에 배치된 제1 금속층으로서, 균일한 두께를 갖는, 상기 제1 금속층; 및 상기 제1 표면과 반대편에 있는 상기 DMB 기판의 제2 표면 상에 배치되는 제2 금속 층을 포함하고, 상기 제2 금속 층은 1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함하며, 상기 제2 두께는 상기 제1 두께보다 크며, 상기 제2 금속층은 7 내지 11 ppm/℃ 범위 내의 열팽창 계수(CTE)를 갖는 금속 합금을 포함함 ―; 및 상기 제2 금속층의 제2 부분과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제1 금속층이 금속 합금을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 금속 합금이 구리 몰리브덴(CuMo) 금속 합금을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 상기 DBM 기판이 제1 DBM 기판이고, 상기 세라믹층은 제1 세라믹층이며, 상기 반도체 다이는 제1 반도체 다이이며, 상기 반도체 디바이스 어셈블리는: 제2 DBM 기판 ― 상기 제2 DBM 기판은: 제2 세라믹층; 상기 제2 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제3 금속층; 및 상기 제1 표면과 반대편에 있는 상기 제2 DBM 기판의 제2 표면 상에 배치된 제4 금속층을 포함하며, 상기 제4 금속층은: 상기 제1 두께를 갖는 제1 부분; 및 상기 제2 두께를 갖는 제2 부분을 포함하며, 상기 제4 금속층은 상기 금속 합금을 포함함 ―; 및 상기 제4 금속층의 제2 부분과 결합된 제1 표면을 갖는 제2 반도체 다이를 더 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 상기 제1 반도체 다이의 제1 표면과 반대편에 있는 상기 제1 반도체 다이의 제2 표면이 상기 제4 금속층의 제1 부분과 결합되고; 상기 제2 반도체 다이의 제1 표면과 반대편에 있는 상기 제2 반도체 다이의 제2 표면이 상기 제2 금속층의 제1 부분과 결합되는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 반도체 디바이스 어셈블리에 관한 것이며, 이는 직접 접합 금속(DBM) 기판 ― 상기 DBM 기판은: 세라믹층; 상기 DBM 기판의 제1 표면 상에 배치된 제1 금속층으로서, 균일한 두께를 갖는, 상기 제1 금속층; 및 상기 제1 표면과 반대편에 있는 상기 DBM 기판의 제2 표면 상에 배치된 제2 금속층으로서, 균일한 두께를 갖는, 상기 제2 금속층; 상기 제2 금속층의 일부분 상에 배치된 제3 금속층으로서, 상기 제3 금속층은 7 내지 11 ppm/℃ 범위 내의 열팽창 계수(CTE)를 가지는 금속 합금을 포함하며, 상기 제3 금속층의 CTE는 상기 제2 금속층의 CTE 미만인, 상기 제3 금속층을 포함함 ―; 및 상기 제3 금속층과 결합된 제1 표면을 갖는 반도체 다이를 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 제1 금속층 및 제2 금속층이 구리를 포함하고; 금속 합금은 구리 몰리브덴(CuMo) 금속 합금을 포함하는 반도체 디바이스 어셈블리에 관한 것이다.
일부 양태들에서, 본원에서 설명되는 기술들은 금속 합금이 제2 금속층 상에서 성장되는 반도체 디바이스 어셈블리에 관한 것이다.
도 1a는 반도체 디바이스 어셈블리의 측면도를 개략적으로 도시한 도해이다.
도 1b는 도 1a의 반도체 디바이스 어셈블리의 확대도를 도시한 도해이다.
도 2a는 다른 반도체 디바이스 어셈블리의 측면도를 개략적으로 도시한 도해이다.
도 2b는 도 1a의 반도체 디바이스 어셈블리의 확대도를 도시한 도해이다.
도 3a 및 도 3b는 도 1a 및 도 1b에 도시된 반도체 디바이스 어셈블리의 기판을 생산하기 위한 공정을 개략적으로 도시한 도해이다.
도 4a 내지 도 4c는 도 2a 및 도 2b에 도시된 반도체 디바이스 어셈블리의 기판을 생산하기 위한 공정을 개략적으로 도시한 도해이다.
반드시 일정한 축척으로 작성되지는 않은 도면들에서, 유사한 도면 부호들은 상이한 도면들에서 유사하고/하거나 비슷한 컴포넌트들(요소들, 구조들 등)을 지시할 수 있다. 도면들은 일반적으로 본 개시에서 논의되는 다양한 구현예들을 제한으로서가 아니라 예로서 예시한다. 하나의 도면에 도시된 참조 부호들은 관련 도면들 내의 동일한 그리고/또는 유사한 요소들에 대해 반복되지 않을 수 있다. 다수의 도면들에서 반복되는 도면 부호들은 그러한 도면들 각각에 대하여 구체적으로 논의되지 않을 수 있지만, 관련 도면들 사이의 맥락을 위해 제공된다. 또한, 도면들 내의 모든 유사한 요소들이 그 요소의 다수의 사례들이 예시될 때 도면 부호로 구체적으로 참조 표시되지는 않는다.
본 개시는 양면 냉각을 갖는 다중 칩 모듈(multichip module, MCM)들과 같은 전력 반도체 디바이스 어셈블리들을 구현하기 위해 사용될 수 있는 반도체 디바이스 어셈블리의 구현들에 관한 것이다. 이러한 어셈블리들은 예를 들어, 자동차 적용예, 산업 적용예 등에서 사용될 수 있다. 예를 들어, 본원에서 설명되는 구현예들은 하프 브리지 회로들, 전력 변환기들, 점화 회로들, 전력 트랜지스터 쌍들 등과 같은 고전력 반도체 디바이스 모듈들에 사용될 수 있다. 구체적으로 도시되지는 않았지만, 본원에서 설명되는 반도체 디바이스 어셈블리들은 또한 이들 어셈블리들을 캡슐화하기 위해 사용되는 몰딩 화합물을 포함할 수 있다. 일부 구현예들에서, 어셈블리들의 부분들은 이러한 몰딩 화합물을 통해 노출될 수 있고/있거나, 이러한 몰딩 화합물 밖으로 연장될 수 있다. 예를 들어, 어셈블리들의 기판들의 표면들(예를 들어, 금속 표면들)은 예를 들어, 본원에서 설명되는 바와 같은 열적 소산 목적을 위해, 몰딩 화합물을 통해 노출될 수 있다.
본원에서 설명되는 구현예들에서, 전기적 및/또는 열적 전도성 스페이서, 또는 복수의 스페이서들이 반도체 디바이스 어셈블리의 기판에 집적(예를 들어, 모놀리식으로 집적)될 수 있다. 예를 들어, 이러한 스페이서들은 직접 적합 금속(DBM) 기판의 세라믹 베이스 상에 배치되는(결합되는 등) 금속층에 포함될 수 있다. 일부 구현예들에서, 이러한 금속층은 모놀리식으로 집적된 스페이서를 포함할 수 있고, 대응하는 반도체 디바이스 어셈블리에 포함된 반도체 다이에 그리고/또는 반도체 다이 사이에 전기적 상호연결을 제공하기 위해 사용되는 패터닝된 금속층으로서 구현될 수 있다. 예를 들어, 금속층은 제1 두께를 갖는 제1 부분 및 제2 두께를 갖는 제2 부분을 포함할 수 있다. 제2 부분은 스페이서를 구현할 수 있고, 제2 두께는 제1 두께보다 클 수 있다. 이러한 구현예들에서, 금속층의 적어도 제2 부분은 세라믹 베이스의 열팽창 계수(CTE)에 값에 가까운 CTE를 갖는 금속, 또는 금속 합금을 포함할 수 있다. 이러한 접근법들은 현재의 접근법들과 비교하여, 스페이서, 세라믹 베이스 및 스페이서와 결합된(예를 들어, 이에 땜납된) 반도체 다이 사이의 CTE 불일치와 연관된 응력을 감소시킨다. 이러한 CTE 불일치의 감소는 다이 균열이 발생하는 것을 방지하는 데 도움을 줄 수 있고, 그 결과, 연관된 반도체 디바이스 어셈블리의 품질 및 신뢰성을 개선할 수 있다.
또한, 본원에서 설명되는 접근법들은 (예를 들어, 모듈 스택 높이의) 조립 공정 제어를 개선하면서, 또한 연관된 조립 공정을 단순화할 수 있다. 예를 들어, DBM 기판들과 같은 기판들을, 본원에서 설명되는 것들과 같은 집적된 스페이서들과 함께 사용하면, 반도체 디바이스 모듈 조립 동안 별개의 스페이서를 대응하는 기판과 결합하기 위해 사용되는 땜납 동작의 제거를 가능하게 하며, 이는 단순화된 조립 공정(예를 들어, 땜납 도포 및 연관된 리플로우 동작들의 제거)을 가능하게 한다. 또한, 두꺼운 땜납 접합 라인(예를 들어, 100 내지 200 미크론)을 사용하는 이러한 땜납 동작들은 결과적인 리플로우된 땜납의 결과적인 접합 라인 두께를 제어하기가 어려울 수 있다. 이에 따라, 스페이서를 부착하기 위한 이러한 땜납 동작들은 생산되는 반도체 디바이스 어셈블리의 전체 스택 높이(두께)의 비교적 큰 변동을 초래하거나, 또는 이에 기여할 수 있다. 예를 들어, 접합 라인 두께는 50 내지 200 미크론 사이에서 변할 수 있고, 제어하기가 어려울 수 있다. 이에 따라, (예를 들어, 열적 소산을 위해) 기판을 노출시키고/시키거나 원하는 전체 스택 높이를 달성하기 위해, 그라인딩 동작과 같은 추가적인 처리 동작들이 필요할 수 있다. 본원에서 설명되는 접근법들을 사용하는 것은 이러한 땜납 동작들의 제거의 결과로서 그러한 변동을 상당히 감소시킬 수 있다. 예를 들어, 본원에서 설명되는 접근법을 사용하여, 플러스 또는 마이너스 10 미크론 미만의 스택 높이 공차 변동이 달성될 수 있다. 따라서, 위에서 논의된 스택 높이 변동의 바람직하지 않은 효과도 감소될 수 있다.
도 1a는 반도체 디바이스 어셈블리(100)의 측면도를 개략적으로 도시한 도해이다. 도 1a에 도시된 바와 같이, 반도체 디바이스 어셈블리(100)는 기판(110), 기판(120), 반도체 다이(130) 및 반도체 다이(140)를 포함한다. 이 예에서, 기판(110) 및 기판(120)은 모놀리식으로 집적된 스페이서들을 포함하는 직접 접합 금속(DBM) 기판들이다. 예를 들어, 기판(110)은 세라믹 베이스층(112), 금속층(114), 뿐만 아니라 스페이서(118)를 포함하는 금속층(116)을 포함한다. 일부 구현예들에서, 세라믹 베이스층(112)은 대략 7 ppm/℃의 CTE를 갖는 세라믹 물질(이를테면, 알루미늄 산화물(Al2O3), 지르코늄 산화물(Zr2O3)로 도핑된 Al2O3 등)일 수 있다.
반도체 디바이스 어셈블리(100)에서, 금속층(114)은 세라믹 베이스층(112)의 제1 측 상에 배치되고(이와 결합되는 등), 이 예에서, 균일한 두께 T1을 갖는다. 두께 T1의 값은 특정 실시예에 따라 달라질 수 있고, 금속층(114)은 동작 동안 반도체 디바이스 어셈블리(100)에 의해 발생되는 열에 대한 열적 소산을 가능하게 할 수 있다. 예를 들어, 일부 구현예들에서, 히트 싱크, 워터 재킷, 또는 다른 열 소산 기기가 이러한 열적 소산을 제공하기 위해 금속층(114)과 결합될 수 있다.
도 1a에 도시된 바와 같이, 기판(110)의 금속층(116)은 반도체 다이(130)와 반도체 다이(140)에 대한 그리고/또는 이들 사이의 전기적 연결을 구현하기 위해 사용되는 별개의 섹션들(예를 들어, 전기적으로 격리된 섹션들)을 갖는 패터닝된 금속층일 수 있다. 이 예에서, 반도체 디바이스 어셈블리(100)는 하프 브리지 회로를 구현할 수 있으며, 여기서 반도체 다이(130)가 하프 브리지 회로의 하이측 스위치를 포함하고, 반도체 다이(140)가 하프 브리지 회로의 로우측 스위치를 포함한다. 다른 구현예들에서, 반도체 디바이스 어셈블리(100)는 전력 트랜지스터 쌍들, 점화 회로들 등과 같은 다른 회로들을 구현할 수 있다.
이 예에서, 금속층(116)의 제1 부분(또는 부분들)은 T1과 동일한 두께, 또는 상이한 두께일 수 있는 두께 T2를 가질 수 있다. 두께 T1에서와 같이, 두께 T2의 값은 반도체 디바이스 어셈블리(100)의 전류 정격, 또는 전력 소산 정격과 같은 특정 실시예에 따라 달라질 것이다. 금속층(116)의 제2 부분은 두께 T2보다 큰 두께 T3를 가질 수 있다. 즉, 도 1a에 도시된 바와 같이, 두께 T3는 두께 T2와 두께 T4의 합이며, 여기서, 두께 T4는 금속층(116)과 모놀리식으로 집적되는(일체형인) 스페이서(118)의 두께(또는 높이)이다. 이 예에서, 스페이서(118)는 금속층(116)의 일부로서 형성된다.
반도체 디바이스 어셈블리(100)에서, 금속층(114) 및 금속층(116)은 세라믹 베이스층(112)의 CTE에 값이 가까운, 예를 들어, 7 ppm/℃ 정도의 CTE를 갖는 금속 합금으로부터 형성될 수 있다. 예를 들어, 금속층(114) 및 금속층(116)은 7 내지 11 ppm/℃, 또는 8 내지 10 ppm/℃ 범위 내의 CTE를 갖는 금속 합금으로 형성될 수 있으며, 이는 현재의 스페이서 구현예들(17 ppm/℃ 정도의 CTE)과 비교하여, 스페이서(118), 세라믹 베이스층(112) 및 반도체 다이(130)(3 ppm/℃ 정도의 CTE) 사이의 CTE 차이들(불일치)을 감소시킨다. 이러한 CTE 불일치의 감소는 반도체 디바이스 어셈블리(100)와의 응력을 감소시키고 반도체 다이(130)에 대한 균열과 같은 손상을 방지할 수 있다. 예를 들어, 일부 구현예들에서, 금속층(114) 및 금속층(116)은 위에서 언급된 범위들 내에 있는 CTE를 갖는 구리 몰리브덴(CuMo) 금속 합금을 포함할 수 있다. 일부 구현예들에서, 금속층(114), 및 금속층(116)의 적어도 일부분(예를 들어, 두께 T2를 갖는 부분(들))은 스페이서(118)와 상이한 금속 합금의 금속으로 형성될 수 있다. 이러한 예는 적어도, 도 2a 및 도 2b에 도시되어 있다.
기판(110)과 유사하게, 반도체 디바이스 어셈블리(100)의 기판(120)은 세라믹 베이스층(122), 금속층(124) 및 금속층(126)을 포함한다. 일부 구현예들에서, 세라믹 베이스층(122)은 대략 7 ppm/℃의 CTE를 갖는 세라믹 물질(이를테면, Al2O3, Zr2O3로 도핑된 Al2O3 등)일 수 있다. 일부 구현예들에서, 세라믹 베이스층(122)은 세라믹 베이스층(112)과 동일한 세라믹 물질을 포함할 수 있다.
반도체 디바이스 어셈블리(100)에서, 금속층(124)은 세라믹 베이스층(122)의 제1 측 상에 배치되고(이와 결합되는 등), 이 예에서, 금속층(114)의 두께 T1과 동일하거나 상이한 두께를 가질 수 있다. 다시, 금속층(124)의 두께의 값은 특정 실시예에 따라 달라질 수 있고, 금속층(124)은 동작 동안 반도체 디바이스 어셈블리(100)에 의해 발생되는 열에 대한 열적 소산을 가능하게 할 수 있다. 예를 들어, 일부 구현예들에서, 금속층(114)과 같이, 히트 싱크, 워터 재킷, 또는 다른 열 소산 기기가 이러한 열적 소산을 제공하기 위해, 예를 들어, 반도체 디바이스 어셈블리(100)의 양면 냉각을 구현하기 위해, 금속층(124)과 결합될 수 있다.
도 1a에 도시된 바와 같이, 기판(120)의 금속층(126)은 반도체 다이(130)와 반도체 다이(140)에 대한 그리고/또는 이들 사이의 전기적 연결을 구현하기 위해 사용되는 패터닝된 금속층일 수 있다. 금속층(126)은 제1 부분(예를 들어, 두께 T2와 대략 동일한 두께를 가짐)을 가질 수 있는 한편, 금속층(126)의 제2 부분은 모놀리식으로 집적된 스페이서(128)를 포함할 수 있다. 즉, 스페이서(128)는 기판(120)의 금속층(126)과 일체형일 수 있다. 즉, 이 예에서, 스페이서(128)는 금속층(126)의 일부로서 형성된다.
반도체 디바이스 어셈블리(100)에서, 금속층(114) 및 금속층(116)에서와 같이, 금속층(124) 및 금속층(126)은 세라믹 베이스층(122)의 CTE에 값이 가까운 CTE를 갖는 금속 합금으로 형성될 수 있다. 예를 들어, 7 내지 11 ppm/℃ 범위, 또는 8 내지 10 ppm/℃ 범위 내의 CTE를 갖는 금속 합금이 사용될 수 있다. 일부 구현예들에서, 금속층(124) 및 금속층(126)은 위에서 언급된 범위들 내의 CTE를 갖는 구리 몰리브덴(CuMo) 금속 합금을 포함할 수 있다(그리고 반도체 디바이스 어셈블리(100)의 요소들 사이의 CTE 불일치의 유사한 감소를 달성한다). 일부 구현예들에서, 금속층(124), 및 금속층(126)의 적어도 일부분은 스페이서(128)와 상이한 금속으로 형성될 수 있다. 예를 들어, 구리, 구리 합금, 알루미늄, 알루미늄 합금 등은 CuMo와 같은 세라믹 베이스층(122)의 CTE에 값이 가까운 CTE를 갖는 금속 합금과 조합하여 사용될 수 있다. 위에서 언급된 바와 같이, 이러한 예는 적어도, 도 2a 및 도 2b에 도시되어 있다.
반도체 디바이스 어셈블리(100)에서, 스페이서(118) 및 스페이서(128)는 각각 금속층(116) 및 금속층(126)과 모놀리식으로 집적되기 때문에, 반도체 디바이스 어셈블리(100)를 생산하기 위한 연관된 어셈블리 공정은 별도의 스페이서가 DBM 기판의 금속층에 땜납되는(예를 들어, 더 낮은 리플로우 포인트를 위해 납 기반 땜납을 사용하여) 현재의 접근법들과 비교하여 단순화될 수 있다. 즉, 이러한 스페이서 부착과 대응하는 땜납 리플로우 동작뿐만 아니라 땜납 도포 동작(땜납 프린트 또는 디스펜스)이 제거될 수 있다. 나아가, 이러한 땜납 동작들의 제거는 또한, 본원에서 설명되는 바와 같은, 반도체 디바이스 어셈블리(100)의 전체 스택 높이 T5의 더 양호한 제어를 가능하게 한다.
도 1a에 추가로 도시된 바와 같이, 반도체 다이(130)는 땜납층(132)을 통해 기판(110)의 스페이서(118)와 결합될 수 있고, 또한 땜납층(134)을 통해 기판(120)의 금속층(126)과 결합될 수 있다. 유사하게, 반도체 다이(140)는 땜납층(142)을 통해 기판(120)의 스페이서(128)와 결합될 수 있고, 또한 땜납층(144)을 통해 기판(110)의 금속층(116)과 결합될 수 있다. 이 예에서, 땜납층들(132, 134, 142 및 144)은 비교적 얇은 접합 라인 두께들(예를 들어, 30 내지 50 미크론 범위 내)을 가질 수 있다. 또한, 이들 땜납층들은 더 높은 리플로우 온도들을 갖고 환경 규제들을 준수하는 무납 땜납을 사용하여 구현될 수 있다.
도 1b는 도 1a의 반도체 디바이스 어셈블리(100)의 확대도를 도시한 도해이다. 도 1b의 확대도는 반도체 디바이스 어셈블리(100)의 조립 이전의 요소들을 도시한다. 즉, 도 1b는 기판(110), 기판(120), 반도체 다이(130), 및 반도체 다이(140)를 도시한다. 도 1a는 또한, 반도체 다이(130)를 기판(110)의 스페이서(118)와 결합시키기 위해 사용되는 땜납층(132), 및 반도체 다이(130)를 기판(120)의 금속층(126)과 결합시키기 위해 사용되는 땜납층(134)을 도시한다. 또한, 도 1a는 반도체 다이(140)를 기판(120)의 스페이서(128)와 결합시키기 위해 사용되는 땜납층(142), 및 반도체 다이(140)를 기판(110)의 금속층(116)과 결합시키기 위해 사용되는 땜납층(144)을 도시한다.
도 2a는 다른 반도체 디바이스 어셈블리(200)의 측면도를 개략적으로 도시한 도해이다. 도 2a에 도시된 바와 같이, 반도체 디바이스 어셈블리(200)는 기판(210), 기판(220), 반도체 다이(230) 및 반도체 다이(240)를 포함한다. 이 예에서, 기판(110) 및 기판(120)과 같이, 기판(210) 및 기판(220)은 모놀리식으로 집적된 스페이서들을 포함하는 직접 접합 금속(DBM) 기판들이다. 예를 들어, 기판(210)은 세라믹 베이스층(212), 금속층(214), 금속층(216), 제1 모놀리식 집적 스페이서(218a) 및 제2 모놀리식 집적 스페이서(218b)를 포함한다. 일부 구현예들에서, 세라믹 베이스층(212)은 대략 7 ppm/℃의 CTE를 갖는 세라믹 물질(이를테면, 본원에서 설명된 것들)일 수 있다.
반도체 디바이스 어셈블리(200)에서, 금속층(214)은 세라믹 베이스층(212)의 제1 측 상에 배치되고(이와 결합되는 등), 이 예에서, 균일한 두께 T6을 갖는다. 이 예에서, 금속층(214)은 (예를 들어, 구리 시트로부터 형성된) 구리 금속층일 수 있다. 두께 T5의 값은 특정 실시예에 따라 달라질 수 있고, 금속층(214)은 동작 동안 반도체 디바이스 어셈블리(200)에 의해 발생되는 열에 대한 열적 소산을 가능하게 할 수 있다. 예를 들어, 일부 구현예들에서, 히트 싱크, 워터 재킷, 또는 다른 열 소산 기기가 이러한 열적 소산을 제공하기 위해 금속층(214)과 결합될 수 있다.
도 2a에 도시된 바와 같이, 기판(210)의 금속층(216)은 반도체 다이(230)와 반도체 다이(240)에 대한 그리고/또는 이들 사이의 전기적 연결을 구현하기 위해 사용되는 별개의 섹션들(예를 들어, 전기적으로 격리된 섹션들)을 갖는 패터닝된 금속층일 수 있다. 이 예에서, 반도체 디바이스 어셈블리(100)와 같이, 반도체 디바이스 어셈블리(200)는 하프 브리지 회로를 구현할 수 있으며, 여기서 반도체 다이(230)가 하프 브리지의 하이측 스위치를 포함하고, 반도체 다이(240)가 하프 브리지의 로우측 스위치를 포함한다. 다른 구현예들에서, 반도체 디바이스 어셈블리(200)는 전력 트랜지스터 쌍들, 점화 회로들 등과 같은 다른 회로들을 구현할 수 있다.
도 2a에 도시된 바와 같이, 금속층(216)의 제1 부분(또는 부분들)은 T6과 동일한 두께, 또는 상이한 두께일 수 있는 두께 T7을 가질 수 있다. 두께 T6에서와 같이, 두께 T7의 값은 반도체 디바이스 어셈블리(200)의 전류 정격, 또는 전력 소산 정격과 같은 특정 실시예에 따라 달라질 것이다. 반도체 디바이스 어셈블리(200)에서, 스페이서들(218a 및 218b)은 금속층(216)과 모놀리식으로 집적될 수 있다(예를 들어, 상에서 성장되고, 직접 접합되는 등). 도 2a에 도시된 바와 같이, 두께 T8은 금속층(216)의 두께 T7과 두께 T9의 합이며, 여기서, 두께 T9는 금속층(216)과 모놀리식으로 집적되는 스페이서(218a)(및 스페이서(218b))의 두께(또는 높이)이다. 즉, 이 예에서, 스페이서(218a) 및 스페이서(218b)를 포함하여, 기판(210)은 단일체이다.
반도체 디바이스 어셈블리(200)에서, 금속층(214) 및 금속층(216)은 구리로 형성될 수 있는 한편, 스페이서들(218a) 및 스페이서(218b)는 세라믹 베이스층(212)의 CTE에 값이 가까운 CTE를 갖는 금속 합금으로 형성될 수 있다. 예를 들어, 스페이서(218a) 및 스페이서(218b)는 7 내지 11 ppm/℃, 또는 8 내지 10 ppm/℃ 범위 내의 CTE를 갖는 금속 합금으로 형성될 수 있다. 예를 들어, 스페이서들(218a) 및 스페이서(218b)는 위에서 언급한 범위들 내의 CTE를 갖는 구리 몰리브덴(CuMo) 금속 합금을 포함할 수 있다.
기판(210)과 유사하게, 반도체 디바이스 어셈블리(200)의 기판(220)은 세라믹 베이스층(222), 금속층(224), 금속층(226), 스페이서(228a), 및 스페이서(228b)를 포함한다. 일부 구현예들에서, 세라믹 베이스층(222)은 대략 7 ppm/℃의 CTE를 갖는 세라믹 물질(이를테면, 본원에서 설명된 것들)일 수 있다. 일부 구현예들에서, 세라믹 베이스층(222)은 세라믹 베이스층(212)과 동일한 세라믹 물질을 포함할 수 있다. 반도체 디바이스 어셈블리(100)와 비교하여, 반도체 디바이스 어셈블리(200)에서, 각 반도체 다이에 대한 단일 스페이서(예를 들어, 스페이서(118) 또는 스페이서(128))(예를 들어, 기판(110) 상의 스페이서(118) 및 기판(120) 상의 스페이서(128))를 사용하기 보다는, 반도체 디바이스 어셈블리(200)는 분할된 스페이서 배열을 포함한다. 즉, 반도체 디바이스 어셈블리(200)에서, 기판(210)의 스페이서(218a)는 반도체 다이(230)의 제1 측과 결합되는 한편, 기판(220)의 스페이서(228b)는 반도체 다이(230)의 제2 측과 결합된다. 유사하게, 반도체 디바이스 어셈블리(200)에서, 기판(220)의 스페이서(228a)는 반도체 다이(240)의 제1 측과 결합되는 한편, 기판(210)의 스페이서(218b)는 제1 측과 반대편에 있는 반도체 다이(240)의 제2 측과 결합된다.
반도체 디바이스 어셈블리(200)에서, 금속층(224)은 세라믹 베이스층(222)의 제1 측 상에 배치되고(이와 결합되는 등), 이 예에서, 금속층(214)의 두께 T6과 동일하거나 상이한 두께를 가질 수 있다. 다시, 금속층(224)의 두께의 값은 특정 실시예에 따라 달라질 수 있고, 금속층(224)은 동작 동안 반도체 디바이스 어셈블리(200)에 의해 발생되는 열에 대한 열적 소산을 가능하게 할 수 있다. 예를 들어, 일부 구현예들에서, 금속층(214)과 같이, 히트 싱크, 워터 재킷, 또는 다른 열 소산 기기가 이러한 열적 소산을 제공하기 위해 금속층(224)과 결합될 수 있다.
기판(220)의 제2 측 상에 배치되는 기판(220)의 금속층(226)은 반도체 다이(230)와 반도체 다이(240)에 대한 그리고/또는 이들 사이의 전기적 연결을 구현하기 위해 사용되는 패터닝된 금속층일 수 있다. 금속층(226)은 두께 T7과 대략 동일한 두께를 가질 수 있다. 반도체 디바이스 어셈블리(200)에서, 스페이서(228a) 및 스페이서(228b)는 금속층(226)과 모놀리식으로 집적될 수 있고(예를 들어, 상에서 성장되고, 직접 접합되는 등), 스페이서(218a) 및 스페이서(218b)와 대략 동일한 두께를 가질 수 있다. 이 예에서, 스페이서(228a) 및 스페이서(228b)는 금속층(226)과 집적(결합되고, 직접 접합되고, 상에서 성장되는 등)되어, 스페이서(228a) 및 스페이서(228b)를 포함하여, 기판(220)이 단일체가 된다.
반도체 디바이스 어셈블리(100)에 관하여 위에서 논의된 바와 같이, 스페이서(218a), 스페이서(218b), 스페이서(228a), 및 스페이서(228b)는 각각 금속층(216) 및 금속층(226)과 모놀리식으로 집적되기(일체형) 때문에, 반도체 디바이스 어셈블리(200)를 생산하기 위한 연관된 어셈블리 공정은 별도의 스페이서가 DBM 기판의 금속층에 땜납되는(예를 들어, 더 낮은 리플로우 포인트를 위해 납 기반 땜납을 사용하여) 현재의 접근법들과 비교하여 단순화될 수 있다. 즉, 이러한 스페이서 부착과 대응하는 땜납 리플로우 동작뿐만 아니라 땜납 도포 동작(땜납 프린트 또는 디스펜스)이 제거될 수 있다. 나아가, 이러한 땜납 동작들의 제거는 또한, 본원에서 설명되는 바와 같은, 반도체 디바이스 어셈블리(200)의 전체 스택 높이 T10의 더 양호한 제어를 가능하게 한다.
도 2a에 추가로 도시된 바와 같이, 반도체 다이(230)는 땜납층(232)을 통해 기판(210)의 스페이서(218a)와 결합될 수 있고, 또한 땜납층(234)을 통해 기판(220)의 스페이서(228b)와 결합될 수 있다. 유사하게, 반도체 다이(240)는 땜납층(242)을 통해 기판(220)의 스페이서(228a)와 결합될 수 있고, 또한 땜납층(244)을 통해 기판(210)의 스페이서(218b)와 결합될 수 있다. 이 예에서, 땜납층들(232, 234, 242 및 244)은 비교적 얇은 접합 라인 두께들(예를 들어, 30 내지 50 미크론 범위 내)을 가질 수 있다. 또한, 이들 땜납층들은 더 높은 리플로우 온도들을 갖는 무납 땜납을 사용하여 구현될 수 있다.
도 2b는 도 1a의 반도체 디바이스 어셈블리(200)의 확대도를 도시한 도해이다. 도 2b의 확대도는 반도체 디바이스 어셈블리(200)의 조립 이전의 요소들을 도시한다. 즉, 도 2b는 기판(210), 기판(220), 반도체 다이(230), 및 반도체 다이(240)를 도시한다. 도 2a는 또한, 반도체 다이(230)를 기판(210)의 스페이서(218a)와 결합시키기 위해 사용되는 땜납층(232), 및 반도체 다이(230)를 기판(220)의 스페이서(228b)와 결합시키기 위해 사용되는 땜납층(234)을 도시한다. 또한, 도 2a는 반도체 다이(240)를 기판(220)의 스페이서(228a)와 결합시키기 위해 사용되는 땜납층(242), 및 반도체 다이(240)를 기판(210)의 스페이서(218b)와 결합시키기 위해 사용되는 땜납층(244)을 도시한다.
도 3a 및 도 3b는 도 1a 및 도 1b에 도시된 반도체 디바이스 어셈블리(100)의 기판(110)을 생산하기 위한 공정을 개략적으로 도시한 도해이다. 예시적인 구현예들에서, 도 3a 및 도 3b의 공정은 또한 반도체 디바이스 어셈블리(100)의 기판(120)을 생산하기 위해 사용될 수 있다. 도 3a에 도시된 바와 같이, 기판(110)을 생산하기 위한 도시된 공정은 세라믹 베이스층(112)이 제공되는 것으로 시작한다. 이어서, 도 3b를 참조하면, 금속층(114) 및 금속층(116)은 다수의 상이한 접근법들을 사용하여 세라믹 베이스층(112) 상에 형성될 수 있다(이에 결합되고, 접합되는 등). 예를 들어, 특정 구현예에 따라, 금속층(114) 및 금속층(116)은 활성 금속 경납땜, 확산 접합 또는 소결을 사용하여 세라믹 베이스층(112)과 결합될 수 있다.
일부 구현예들에서, 금속층(114) 및 금속층(116)은 각 패터닝된 시드층들을 사용하여 형성될 수 있다. 즉, 이 예에서, 금속층(114) 및 금속층(116)은 예를 들어, 화학 기상 증착 공정, 스퍼터링 공정, 또는 다른 적절한 접근법을 사용하여, 시드층 패턴과 대응하여 세라믹 베이스층(112) 상에서 성장될 수 있다. 일부 구현예들에서, 금속층(114) 및 금속층(116)은 세라믹 베이스층(112)에 부착하기 전에 패터닝될 수 있다. 일부 구현예들에서, 금속 또는 금속 합금(예를 들어, CuMo)의 시트들이 세라믹 베이스층(112)과 결합되고, 부착 후에 패터닝될 수 있다.
도 4a 내지 도 4c는 도 2a 및 도 2b에 도시된 반도체 디바이스 어셈블리(200)의 기판(210)을 생산하기 위한 공정을 개략적으로 도시한 도해이다. 예시적인 구현예들에서, 도 4a 내지 도 4c의 공정은 또한 반도체 디바이스 어셈블리(200)의 기판(220)을 생산하기 위해 사용될 수 있다. 도 4a에 도시된 바와 같이, 기판(210)을 생산하기 위한 도시된 공정은 세라믹 베이스층(212)이 제공되는 것으로 시작한다. 이어서, 도 4b를 참조하면, 금속층들(214 및 216)은 다수의 상이한 접근법들을 사용하여 세라믹 베이스층(212) 상에 형성될 수 있다(이에 결합되고, 접합되는 등). 예를 들어, 특정 구현예에 따라, 금속층(114) 및 금속층(116)은 활성 금속 경납땜, 확산 접합 또는 소결을 사용하여 세라믹 베이스층(212)과 결합될 수 있다. 이 예에서, 금속층(214) 및 금속층(216)은 세라믹 베이스층(212)에 부착하기 전 또는 후에 패터닝된 구리 시트들로부터 형성될 수 있다.
이어서, 도 4c를 참조하면, 스페이서(218a) 및 스페이서(218b)가 예를 들어, 금속층(216) 상에 형성된 각 패터닝된 시드층들을 사용하여, 금속층(216) 상에 형성될 수 있다. 예를 들어, 스페이서(218a 및 218b)는 예를 들어, 화학 기상 증착 공정, 스퍼터링 공정, 또는 다른 적절한 접근법을 사용하여, 각 시드층 패턴들과 대응하여 금속층(216) 상에서 성장될 수 있다.
전술한 설명에서, 층, 영역, 또는 기판과 같은 구성요소가 다른 구성요소 위에 있거나, 그에 연결되거나, 그에 전기적으로 연결되거나, 그에 결합되거나, 그에 전기적으로 결합되는 것으로서 지칭되는 경우, 이는 그 다른 구성요소의 직접 위에 있거나, 직접 연결되거나, 직접 결합될 수 있거나, 또는 하나 이상의 중간에 개재되는 구성요소가 존재할 수 있음을 이해할 것이다. 이와 달리, 어떤 구성요소가 다른 구성요소 또는 층 상에 직접(directly on), 직접 연결(directly connected), 또는 직접 결합(directly coupled)되어 있다고 언급할 때, 개재 구성요소들 또는 층들도 존재하지 않는다. 직접 상에, 직접 연결, 또는 직접 결합된 용어들은 상세한 설명 전반에 걸쳐 사용되지 않을 수 있지만, 직접 상에, 직접 연결, 또는 직접 결합된 것으로 도시된 구성요소들은 그러한 것으로 지칭될 수 있다. 본 출원의 청구범위들은 명세서에 설명되거나 도면들에 도시된 예시적인 관계들을 인용하기 위해 보정될 수 있다.
본 명세서에서 사용되는 바와 같이, 단수형은 문맥상 특정한 경우를 명확하게 나타내지 않는 한, 복수형을 포함할 수 있다. 공간적으로 상대적인 용어들(예를 들어, 위, 상, 상부, 아래, 하, 하부, 바닥 등)은 도면들에 도시된 배향에 더하여 사용되거나 동작하는 디바이스의 상이한 배향들을 포함하도록 의도된다. 일부 구현예들에서, 위 및 아래의 상대적인 용어들은 각각 수직 위 및 수직 아래를 포함할 수 있다. 일부 구현예들에서, 인접하다는 용어는 측방향으로 인접하거나 수평으로 인접한 것을 포함할 수 있다.
설명된 구현예의 특정 특징들이 본원에 설명되는 바와 같이 예시되었지만, 이제 통상의 기술자들에게는 많은 수정, 치환, 변형 및 균등물이 가능할 것이다. 예를 들어, 하나의 구현예와 관련하여 예시된 특징들은, 적절한 경우, 다른 구현예들에 또한 포함될 수 있다. 따라서, 첨부된 청구범위들은 구현예들의 범위 내에 속하는 모든 그러한 수정들 및 변경들을 포함하도록 의도된다는 것이 이해되어야 한다. 이는 제한이 아닌 예시로서 제시된 것이며, 형태 및 세부 사항에 있어서 다양한 변경들이 이루어질 수 있음을 이해해야 한다. 본 명세서에 설명된 장치들 및/또는 방법들의 임의의 부분은 상호 배타적인 조합들을 제외하고 임의의 조합으로 조합될 수 있다. 본 명세서에 설명된 구현예들은 설명된 상이한 구현예들의 기능들, 컴포넌트들 및/또는 특징들의 다양한 조합들 및/또는 하위 조합들을 포함할 수 있다.

Claims (7)

  1. 반도체 디바이스 어셈블리로서,
    직접 접합 금속(direct-bonded-metal, DBM) 기판 - 상기 DBM 기판은:
    세라믹층;
    상기 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제1 금속층; 및
    상기 제1 표면과 반대편에 있는 상기 DBM 기판의 제2 표면 상에 배치된 제2 금속층을 포함하고, 상기 제2 금속층은:
    제1 두께를 갖는 제1 부분; 및
    제2 두께를 갖는 제2 부분을 포함하며 - 상기 제2 두께는 상기 제1 두께보다 크며, 상기 제2 금속층의 상기 제2 부분은 7 내지 11 ppm/℃(part-per-million per degrees Celsius) 범위 내의 열팽창 계수(coefficient of thermal expansion, CTE)를 갖는 금속 합금을 포함함 - ; 그리고
    상기 제2 금속층의 제2 부분과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리.
  2. 제1항에 있어서,
    상기 금속 합금은 구리 몰리브덴(CuMo) 금속 합금을 포함하고;
    상기 제2 금속층의 제1 부분은 상기 금속 합금을 포함하며; 그리고
    상기 제2 금속층의 제2 부분은 상기 세라믹층 상에 배치된 제2 금속층을 포함하며,
    상기 제2 금속은 상기 금속 합금의 CTE보다 더 큰 CTE를 가지며,
    상기 제1 금속은 상기 제2 금속 상에 배치되며,
    상기 제1 금속은 상기 제2 금속 상에서 성장되며, 그리고
    상기 제1 금속층 및 상기 제2 금속층은:
    활성 금속 경납땜(active metal brazing);
    확산 접합(diffusion bonding); 또는
    소결(sintering) 중 하나를 사용하여 상기 세라믹층과 결합되는, 반도체 디바이스 어셈블리.
  3. 제1항에 있어서, 상기 DBM 기판은 제1 DBM 기판이고, 상기 세라믹층은 제1 세라믹층이며, 상기 반도체 다이는 제1 반도체 다이이고,
    상기 반도체 디바이스 어셈블리는:
    제2 DBM 기판 - 상기 제2 DBM 기판은:
    제2 세라믹층;
    상기 제2 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제3 금속층; 및
    상기 제1 표면과 반대편에 있는 상기 제2 DBM 기판의 제2 표면 상에 배치된 제4 금속층을 포함하며, 상기 제4 금속층은:
    상기 제1 두께를 갖는 제1 부분; 및
    상기 제2 두께를 갖는 제2 부분을 포함하며 - 상기 제4 금속층의 제2 부분은 상기 금속 합금을 포함함 ―; 및
    상기 제4 금속층의 제2 부분과 결합된 제1 표면을 갖는 제2 반도체 다이를 더 포함하며,
    상기 제1 반도체 다이의 제1 표면과 반대편에 있는 상기 제1 반도체 다이의 제2 표면이 상기 제4 금속층의 제1 부분과 결합되며, 그리고
    상기 제2 반도체 다이의 제1 표면과 반대편에 있는 상기 제2 반도체 다이의 제2 표면이 상기 제2 금속층의 제1 부분과 결합되는, 반도체 디바이스 어셈블리.
  4. 반도체 디바이스 어셈블리로서,
    직접 접합 금속(DBM) 기판 - 상기 DBM 기판은:
    세라믹층;
    상기 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제1 금속층; 및
    상기 제1 표면과 반대편에 있는 상기 DBM 기판의 제2 표면 상에 배치된 제2 금속층을 포함하며, 상기 제2 금속층은:
    제1 두께를 갖는 제1 부분; 및
    상기 제1 두께보다 큰 제2 두께를 갖는 제2 부분을 포함하며,
    상기 제2 금속층은 7 내지 11 ppm/℃ 범위 내의 열팽창 계수(CTE)를 갖는 금속 합금을 포함하고; 및
    상기 제2 금속층의 제2 부분과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리.
  5. 제4항에 있어서, 상기 DBM 기판은 제1 DBM 기판이고, 상기 세라믹층은 제1 세라믹층이며, 상기 반도체 다이는 제1 반도체 다이이며,
    상기 반도체 디바이스 어셈블리는:
    제2 DBM 기판 - 상기 제2 DBM 기판은:
    제2 세라믹층;
    상기 제2 DBM 기판의 제1 표면 상에 배치되며, 균일한 두께를 갖는 제3 금속층; 및
    상기 제1 표면과 반대편에 있는 상기 제2 DBM 기판의 제2 표면 상에 배치된 제4 금속층을 포함하며, 상기 제4 금속층은:
    상기 제1 두께를 갖는 제1 부분; 및
    상기 제2 두께를 갖는 제2 부분을 포함하며,
    상기 제4 금속층은 상기 금속 합금을 포함함 ―; 및
    상기 제4 금속층의 제2 부분과 결합된 제1 표면을 갖는 제2 반도체 다이를 더 포함하며,
    상기 제1 금속층은 상기 금속 합금을 포함하며, 상기 금속 합금은 구리 몰리브덴(CuMo) 금속 합금을 포함하며;
    상기 제1 반도체 다이의 제1 표면과 반대편에 있는 상기 제1 반도체 다이의 제2 표면이 상기 제4 금속층의 제1 부분과 결합되며; 그리고
    상기 제2 반도체 다이의 제1 표면과 반대편에 있는 상기 제2 반도체 다이의 제2 표면이 상기 제2 금속층의 제1 부분과 결합되는, 반도체 디바이스 어셈블리.
  6. 반도체 디바이스 어셈블리로서,
    직접 접합 금속(DBM) 기판 - 상기 DBM 기판은:
    세라믹층;
    상기 DBM 기판의 제1 표면 상에 배치되고, 균일한 두께를 갖는 제1 금속층; 및
    상기 제1 표면과 반대편에 있는 상기 DBM 기판의 제2 표면 상에 배치되고, 균일한 두께를 갖는, 제2 금속층;
    상기 제2 금속층의 일부분 상에 배치된 제3 금속층 - 상기 제3 금속층은 7 내지 11 ppm/℃ 범위 내의 열팽창 계수(CTE)를 가지는 금속 합금을 포함하며, 상기 제3 금속층의 CTE는 상기 제2 금속층의 CTE 미만임 ―을 포함하고; 그리고
    상기 제3 금속층과 결합된 제1 표면을 갖는 반도체 다이를 포함하는, 반도체 디바이스 어셈블리.
  7. 제6항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은 구리를 포함하며;
    상기 금속 합금은 구리 몰리브덴(CuMo) 금속 합금을 포함하며; 그리고
    상기 CuMo 금속 합금은 상기 제2 금속층 상에서 성장되는, 반도체 디바이스 어셈블리.
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