KR100957079B1 - 플라스틱 주조 패키지 및 직접 결합 기판을 갖는 전력 장치 - Google Patents

플라스틱 주조 패키지 및 직접 결합 기판을 갖는 전력 장치 Download PDF

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Abstract

전력 장치는 SOT 227 패키지 표준을 따른다. 장치는 제1 도전층, 제2 유전층 및 제3 도전층을 포함하는 기판을 포함한다. 제1 도전층은 제2 유전층에, 제2 유전층은 제3 도전층에 결합된다. 제1 및 제3 도전층은 서로 전기적으로 절연된다. 제1 도전층은 적어도 제1 및 제2 도전성 블록을 제공하도록 패터닝된다. 반도체 다이는 기판의 제1 도전층의 제1 블록에 결합된다. 단자 리드는 기판의 제1 도전층의 제2 블록에 결합된다.
도전층, 유전층, 도전성블록, 단자리드, 리드프레임, 직접결합금속기판, 열싱크, 패키지

Description

플라스틱 주조 패키지 및 직접 결합 기판을 갖는 전력 장치 {POWER DEVICE WITH A PLASTIC MOLDED PACKAGE AND DIRECT BONDED SUBSTRATE}
도 1은 종래 SOT 전력 장치의 단면도이다.
도 2는 도 1의 전력 장치의 금속 뒷판을 도시한다.
도 3은 도 1의 전력 장치의 단면도이다.
도 4는 도 3의 전력 장치의 저부의 확대도이다.
도 5는 본 발명의 일 실시예에 따른 SOT 전력 장치의 제1 측면 정면도이다.
도 6은 도 5의 SOT 전력 장치의 제2 측면 정면도이며, 제1 측면도와 90도 방향이다.
도 7은 도 5의 SOT 전력 장치의 저면도이다.
도 8은 도 5의 SOT 전력 장치의 평면도이다.
도 9는 본 발명의 일 실시예에 따른 직접 결합 금속 기판의 평면도이다.
도 10은 도 9의 직접 결합 금속 기판의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 리드 프레임의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 SOT 전력 장치의 저부의 단면도이며, 반도체 다이 및 직접 결합 금속 기판에 결합된 리드 프레임의 복수의 결합부를 도시한다.
도 13은 본 발명의 일 실시예에 따른 직접 결합 금속 기판의 제조 과정을 도시한다.
도 14는 본 발명의 일 실시예에 따른 SOT 전력 장치를 제조하는데 사용되는 구성요소의 분해도이다.
관련 출원의 상호 참조
본 출원은 여기에 참고적으로 편입되며 2001년 5월 4일에 출원된 미국 임시특허 번호 제60/288,855호의 우선권을 주장한다.
본 발명은 전자 장치에 관한 것으로서, 특히 그 장치의 단자와 전기적으로 절연되는 금속 뒷판(metal back plate)을 갖는 패키지형 전력 반도체 소자에 관한 것이다.
전자 반도체 장치 기술은 엄청난 동작 속도, 집적도 및 고온 동작성을 달성한 장치를 생산하면서 빠르게 진보하고 있다. 이 마지막 특성인 고온 동작성은 보다 중요한 특징 중의 하나이다. 고전력 및 고주파수 응용과 더불어 고온 환경에의 응용은 점차적으로 그 중요성이 증대되고 있다. 가스 터빈(gas-turbine), 자동차 엔진의 부품, 재료 처리 및 조립 장치 및 항공기 보조시스템과 같은 고온의 환경에 견딜 수 있는 전자 장치의 성능은 이러한 환경에 응용이 불가능했던 것을 가능하게 한다.
고전력, 고온 전자 장치의 응용과 같은 많은 것들은 전자 장치가 발생하는 열과 전력을 분산시키는 능력을 본질적으로 제한한다. 따라서, 전자 장치를 환경적으로 보호하는 것은 물론 열과 전력 관리는 전적으로 전자 장치 패키지로 처리된다. 그 결과, 통상의 고성능 패키지 표준은 기계적 강도, 높은 열전도성, 장치와 패키지의 열팽창 계수의 일치성, 고주파 장치를 수용하기 위한 저유전율 및 용접 밀폐와 같은 환경적인 보호를 포함한다.
그러한 패키지를 설계할 때, 열관리가 중요한데, 특히 생성되는 열의 양을 증가시키는 고전력 발생 레벨에서 그러하다. 열은 트랜지스터의 성능 감소와 수명을 단축시킨다. 더욱이, 콜렉터 베이스 접합에서 발생하는 열은 결국에 회로를 단락시키는 온도 축적(temperature buildup)을 생성할 수 있다.
전력 장치는 열싱크로 작용하며 전력 장치가 발생하는 열을 분산시키는 열전도성 패드에 실장될 수 있다. 하지만, 전기 손실을 방지하기 위하여, 열전도성 패드는 반드시 전기적으로 절연되어야 한다. 따라서, 열전도성이면서 전기적으로 절연 재료, 예를 들어 세라믹을 실장 패드로 사용한다.
따라서, 본 발명의 목적은 전기적인 손실을 방지하면서 열을 분산시키기 위하여 전기적으로 절연된 패키지형 전력 장치를 제공하는 것이다.
본 발명은 패키지 내부의 다이의 전위와 패키지 후면 사이의 전기적인 절연을 갖는 패키지형 반도체 장치를 제공한다. 일 실시예에서, SOT 227 패키지 표준 과 호환 가능한 전력 장치는 제1 도전층, 제2 유전층 및 제3 도전층을 갖는 기판을 포함한다. 제1 도전층은 제2 유전층에, 제2 유전층은 제3 도전층에 결합된다. 제1 도전층과 제3 도전층은 서로 전기적으로 절연된다. 제1 도전층은 제1 및 제2 도전성 블록을 제공하도록 패터닝된다. 반도체 다이는 기판의 제1 도전층의 제1 블록에 결합된다. 단자 리드(terminal lead)는 기판의 제1 도전층의 제2 블록에 결합된다.
본 발명의 속성 및 이점에 관하여는 나머지 명세서와 도면의 부분을 참조함으로써 보다 이해가 쉬울 것이다.
실시예
본 발명의 실시예는 전력 장치용 직접 결합 금속 기판 및 플라스틱 패키지를 사용하여, 자동 대량 생산, 비용 감소, 다층 패키지와 관련된 열적 약화 문제, 패키지의 열저항 감소, 열적 약화 효과 감소 등을 위한 전력 장치 패키지를 제공한다.
여기서, "직접 결합 금속 기판(direct bonded metal substrate)"이라 함은 도전층의 공명점(eutetic temperature)과 융점 사이의 온도로 가열하여 서로 접합시킨 유전층과 도전층을 포함하는 기판을 말한다. 그 유전층은 질화알루미늄, 알루미나 또는 다른 세라믹 재료일 수 있다. 직접 결합 금속 기판의 예로는 DCB(direct copper bonded) 기판, DBC(direct bonded copper) 기판, DAB(direct aluminium bonded) 기판 등이 있다. 일반적으로, 직접 결합 금속 기판은 2개의 도전층과 그 사이에 배치되는 1개의 유전층을 갖는다. 직접 결합 금속 기판을 보다 상세하게 설명한다.
도 1은 SOT 227과 SOT 227B과 같은 SOT 류 패키지("SOT 전력 장치")를 갖는 종래의 전력 장치를 도시한다. 이러한 전력 장치는 TO 220, TO 247 및 TO 264와 같은 통상의 인 라인 패키지형 장치보다 높은 전력 반도체를 갖는다. 당업자는 SOT 류 패키지와 TO 류 패키지는 패키지형 전력 반도체 장치를 생성하도록 종종 전력 반도체 다이와 더불어 사용되는 JEDEC(Joint Electronic Device Engineering Council) 표준 패키지 구성임을 알 것이다.
일반적으로, SOT 전력 장치는 70 볼트 내지 1000 볼트의 블로킹 전압(blocking voltage), 출력 전류 36 암페어 내지 340 암페어 및 출력 전력 500 내지 700 와트를 처리하도록 구성된다. 이와는 달리, 1500 볼트까지, 심지어 2000 볼트 이상까지의 블로킹 전압을 처리할 수도 있다. 여기서 "SOT 전력 장치"는 위에서 나열한 SOT류 패키지 또는 전력 장치의 상부면에 중첩하는 복수의 리드를 갖는 전력 장치와 호환 가능한 임의의 전력 장치를 말한다. "SOT 227"은 SOT 227 또는 SOT 227B를 포함하는 임의의 다른 SOT 227의 변형을 말한다.
도 1 내지 도 3을 참조하면, 장치(100)는 패키지(101), 반도체 다이(104)와 전기적으로 절연된 구리 기부판(copper base plate; 102), 그리고 복수의 단자 리드(105)를 구비한다. 기부판(102)은 도 2에 장치로부터 플라스틱 패키지를 제거하여 보다 상세하게 도시한다. 도시한 바와 같이, 기부판(102)은 다이(104)를 수용하고 다이가 발생시킨 열을 분산시키는 주몸체(106)와 주몸체에서 외부로 연장되는 복수의 연장부(108)를 포함한다. 연장부(108)는 나사, 볼트 등을 수용하도록 거기를 통하여 연장되는 구멍 또는 개구부를 포함하여 열싱크와 같은 다른 장치에 장치(100)를 확실하게 고정시킨다. 도 2는 단자 리드(105)를 제공하는 기부판(102)에 연결되는 리드 프레임(112)을 도시한다.
도 3 및 도 4를 참조하면, 장치(100)는 다층 구조이며, 상대적으로 후막 구조를 갖는다. 도 3은 장치(100)의 단면도를 도시하며, 도 4는 다층 구조를 강조하기 위한 장치(100)의 저부의 확대도이다. 도시한 바와 같이, 장치는 기부판(102), 그 위에 제공되는 세라믹 기판(114), 리드 프레임(116)의 저부 및 반도체 다이(104)를 포함한다. 기부판은 땜납층(118, 120)으로 도시한 바와 같이 세라믹 기판(114)의 하부면에 납땜 결합된다. 반도체 다이(102)는 땜납층(122)으로 도시한 바와 같이 리드 프레임(112)의 하부면에 납땜 결합된다.
따라서, 장치(100)는 다이(104)에서 기부판(102)까지 적어도 7개의 재료층을 갖는다. 이러한 층들의 각각은 결합부에서 공핍의 형성을 최소화하기 위하여 고정밀도로 조립 과정에서 결합되어야 한다. 따라서, 층들이 많아질수록 재료 및 생산 비용도 증가한다. 또한, 다이에서 기부판까지의 장치의 열적 저항은 층의 증가 또는 장치의 하부 두께의 증가와 더불어 증가한다. 예를 들면, 장치의 하부, 즉 다이의 저면에서 기부판(102)의 저면의 두께는 약 0.143인치이다. 더욱이, 땜납층은 구리 또는 알루미늄보다 열적으로 전도성이 훨씬 덜하다. 예를 들면, 납땜은 33 W/mk/℃의 열전도성을 갖는 반면, 구리는 393W/mk/℃의 열전도성을 갖는다.
그 결과, 장치(100)는 세라믹 기판용으로 높은 열전도성 유전 재료, 예를 들면 217 W/mk/℃의 열전도성을 갖는 질화알루미늄(AlN) 또는 251 W/mk/℃의 열전도 성을 갖는 베릴리아(beryllia)(BeO)를 필요로 한다. 베릴리아의 유독성 때문에 세라믹 기판용으로 질화알루미늄을 선택하는 것이 바람직하다. 알루미나(Al2O3)는 질화알루미늄에 비해 상대적으로 저가이지만, 알루미나는 17 W/mk/℃의 열전도성으로 때문에 장치(100)에는 적합하지 않아 보통은 잘 사용하지 않는다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 플라스틱 패키지(202)와 직접 결합 금속 기판(204)을 갖는 전력 장치(200)를 도시한다. 일 실시예에서, 기판(204)은 세라믹 기판으로 질화알루미늄보다는 알루미나를 사용한다. 도 5는 장치의 제1 측면 정면도이며, 도 6은 제2 측면 정면도이고, 여기서 제1 측면과 제2 측면은 서로 90도 이동시킨 것이다. 도 7은 플라스틱 패키지, 그리고 나중에 상세히 설명하는 바와 같이 구리, 알루미늄 또는 다른 도전성 재료일 수 있는 직접 결합 금속 기판(204)의 후면을 포함하는 장치의 저면도이다.
플라스틱 패키지는 제1 방향으로 직접 결합 금속 기판에서 외부로 연장되는 제1 연장부와 제1 방향과 반대 방향인 제2 방향으로 직접 결합 금속 기판에서 외부로 연장되는 제2 연장부를 포함한다. 제1 및 제2 연장부는 장치(100)와는 달리 플라스틱이며 장치(200)를 열싱크와 같은 다른 장치에 용이하게 실장하도록 연장부를 통해 연장되는 구멍(214, 216)을 갖는다. 구멍(214, 216)은 나사, 볼트, 못 등을 수용하도록 구성된다. 도 8은 장치의 평면도이며, 리드는 장치(200)의 상부면에 중첩된다.
외부에서 볼 때, 장치(200)는 플라스틱 패키지(202), 직접 결합 금속 기판(204)의 후면(또는 하부면), 그리고 패키지에서 외부로 연장되는 복수의 리드(206)를 포함한다. 일반적으로, 플라스틱 패키지(202)의 하부면 또는 후면은 직접 결합 금속 기판(204)의 후면과 동일한 높이이다. 다른 실시예에서, 직접 결합 금속 기판(204)의 후면은 패키지(202)의 후면 조금 아래로 연장될 수 있다. 외부에서 보이지는 않지만, 장치(200)는 장치(100)처럼 전류를 조절하기 위하여 패키지(202) 내에 내장된 반도체 다이(도시하지 않음)를 포함한다.
장치(200)는 약 70 내지 1000 볼트(VDS)에서 동작하고, 약 30 내지 350 암페어의 전류(IDS)를 발생시키며 약 500 내지 700 와트의 출력 전력을 처리하도록 설계된다. 일 실시예에서, 장치(200)는 패키지 내에 내장된 단일 반도체 다이를 구비한 분리된 장치이다.
도 9는 장치(200)의 직접 결합 금속 기판(204)의 평면도이며, 도 10은 직접 결합 금속 기판(204)의 단면도이다. 직접 결합 금속 기판(204)은 통상 세라믹 재료인 제2 유전층(220)에 결합되는 제1 도전층(전면)(218)을 가지며, 이어 제2 유전층은 제3 도전층(후면)(222)에 결합된다. 여기서, "제1 및 제3 도전층"은 또한 "제1 및 제2 도전층"이라고도 한다. 일 실시예에서, 각각의 도전층의 두께는 약 0.0118 인치(0.30mm)이며, 유전층의 두께는 약 0.0484 인치(0.0630mm)이므로 전체적으로 약 0.0484 인치(1.230mm) 두께의 직접 결합 금속 기판(204)를 형성한다. 이러한 두께는 단지 예시적인 것이며, 보다 두꺼운 혹은 얇은 것을 사용할 수 있다. 유전층(220)은 일반적으로 외측단(outer edge)(224)를 가져 제1 및 제3 도전 층의 외측단(226, 228)을 넘어 연장되어 2개 도전층 사이에 보다 나은 전기적인 절연을 제공한다.
직접 결합 금속 기판은 DCB(direct copper bonded) 기판 또는 DAB(direct aluminum bonded) 기판일 수 있다. DCB 기판은 제1 및 제2 도전층으로 구리를 가지며, DAB 기판은 제1 및 제2 도전층으로 알루미늄을 갖는다. 일 실시예에서, 기판(204)은 제1 및 제3 도전층에 대하여 상이한 금속을 가질 수도 있다.
납땜 결합층에 비하여, 직접 결합 금속 기판은 도전층과 유전층 사이의 "공정 결합(eutetic bond)"으로 인하여 우수한 열전도성을 제공한다. 공정 결합은 밀접한 결합을 제공하여 낮은 열전도성을 갖는 땜납을 사용할 필요를 없앤다. 땜납을 사용하지 않으면 또한 기판(204)의 두께를 감소시킬 수 있다. 이 실시예에서, 기판(204)의 두께는 장치(100)보다 실질적으로 얇은 약 0.049 인치이다. 일 실시예에서, 장치(200)의 열전도성을 강화시키는 상기 특징은 제2 유전층(220)으로서 상대적으로 저가인 산화알루미늄 또는 알루미나를 사용하게 하여 장치의 제조 단가를 낮춘다. 다른 실시예에서, 유전층은 질화알루미늄, 베릴리아(BeO) 또는 직접 결합 금속 기판 제조에 사용할 수 있는 다른 유전성 재료이다.
도 9 내지 도 11을 참조하면, 제1 도전층(218), 예를 들어 구리층은 그 아래에 제공되는 세라믹층(224)에 의해 분리되는 복수의 도전성 섬 또는 블록(230, 232, 234)을 갖도록 패터닝된다(도 10). 도전성 블록(232)은 그 위에 반도체 다이와 리드(206)의 결합부(236)를 수용하도록 구성된다. 한편, 도전성 블록(230, 234)은 리드(206)의 결합부(238, 240, 242)를 수용하도록 구성된다. 리드(206)의 이러한 결합부는 제1 도전층(218)의 개별 블록에 납땜된다.
도 12는 본 발명의 일 실시예에 따라 플라스틱 패키지(202)가 없는 장치(200)의 하부의 단면도이다. 그 위에 형성되는 하나 이상의 트랜지스터를 갖는 반도체 다이(242)는 제1 도전층(218)의 블록(232)에 결합된다. 게이트, 소스 및 드레인 영역과 같은 여러 도전성 영역은 다이에서 리드로 연장되는 배선(도시하지 않음)을 통하여 리드에 전기적으로 연결된다. 일 실시예에서, 배선은 알루미늄 배선이지만 구리, 금 등과 같은 다른 도전성 배선을 사용할 수도 있다. 결합부(238, 240)는 땜납층(244)으로 나타낸 바와 같이 블록(230, 234)에 각각 납땜 결합된다.
도 12에 도시한 바와 같이, 다이와 결합부를 제1 도전층에 결합시키면 나중에 상세히 설명하는 것처럼 단일 조립 과정으로 복수의 장치(200)를 용이하게 제조할 수 있다. 또한, 도 4와 비교할 때, 장치(200)는 장치(100)보다 층이 적다. 예를 들면, 장치(200)는 도 4의 7개 재료층에 비하여 도 12에 4개 재료층을 도시한다. 다이(242)의 하부면에서 제3 도전층(222) 까지의 두께는 약 0.050 인치이며, 본 발명의 일 실시예에 따른 땜납층(244)으로 인하여 DCB 기판(204)보다 조금 두껍다. 그럼에도 불구하고, 기판(200)의 두께(246)는 장치(100)의 두께(124)보다 실질적으로 얇다. 다른 실시예에서, 두께(246)는 0.060, 0.080, 0.100 인치 이하이다.
DCB 기판(204)은 제1 및 제2 도전층을 유전층에 결합시키는 땜납을 사용할 필요를 없앤다. 또한, DCB 기판(204)은 제2 도전층(222)은 열을 분산시키는데 사 용될 수 있으므로, 기부판(102)과 같은 기부판을 사용할 필요가 없다.
DCB 기판(204) 기판을 갖는 전력 장치(200)는 우수한 구조적 강도를 제공하는 경향이 있다. 반도체 다이가 제공되는 기판은 복합 DCB 구조가 세라믹층을 보다 잘 지지하므로 균열이 일어나지 않는다.
후면 구리층 또는 제2 도전층(222)은 또한 전력 장치(200)의 열적 성능을 개선시킨다. 다이 부근(다이 "아래")의 온도는 세라믹층(220)의 가장자리 온도보다 더 높은 경향이 있다. 이러한 열경사도의 정도는 여러 요인에 의존하지만, 후면 구리층(222)은 전체 세라믹층을 통하여 효과적으로 열을 분산시켜 다이 아래에서 열점(hot-spot)의 형성을 감소시킨다. 보다 효과적인 열 분산은 열관련 문제점과 기판 및/또는 다이의 결과적인 균열을 감소시켜 신뢰성을 개선한다.
또한, 이하에서 설명하는 직접 결합 과정은 구리를 세라믹에 밀접하게 부착시켜(즉, 구리와 세라믹 사이의 "공정 결합"을 형성) 한 층에서 다른 층으로의 우수한 열 전도성을 제공한다. 구리층(222)에 의하여 제공되는 이러한 열 전도성은 열싱크에 순수한 세라믹 기판을 접촉시켜 제공되는 통상의 전도성보다 우수하다. 세라믹의 상대적으로 높은 열 저항성은 측면의 열 분산을 방해하여 열싱크와의 개별적인 미시 접촉점이 열점이 되게 한다. 대조적으로, 후면 구리층(222)의 열전도성은 양호한 측방향 열 전도성을 제공하며 열싱크와 국지적으로 접촉되는 효과를 감소시킨다.
도 13은 본 발명의 일 실시예에 따라 직접 결합 금속 기판(228), 예를 들어 DCB 기판을 형성하는 방법을 도시한다. 일 실시예에 따라 직접 결합 금속 기판을 제조하는 상세한 설명은 여기에 참고적으로 편입되는 미국특허 제4,483,810호에 기재되어 있다.
일반적으로, 그 방법은 유전성 또는 세라믹 기판 상에 도전성 또는 금속층 기판을 위치시킨 후 공명점과 도전성 기판의 융점 사이의 온도로 이를 가열하는 것에 관한 것이다. 예를 들면, 금속 기판, 예를 들면 구리를 세라믹 기판에 위치시킨다(단계 302). 세라믹 기판에 접하는 측 또는 두 측 상의 구리 기판 위에 산화층 박막을 형성할 수 있다. 구리 및 세라믹 기판은 바람직하게는 탄화규소 도포재로 도포된 탄화규소 코어 또는 흑연 코어로 구성되는 캐리어(carrier)에 위치된 후, 로(furnace) 내에 삽입된다. 구리 및 세라믹 기판은 예비가열된다(preheated)(단계 304). 예비가열 단계는 로 내의 제1 구역에서 수행되며 점차로 기판의 온도를 상승시킨다. 제1 구역은 일 실시예에서 복수의 세부 구역을 포함할 수 있다. 제1 구역 내의 온도는 본 발명의 일 실시예에서 960℃ 이하로 유지된다.
구리 및 세라믹 기판은 구리의 공명점과 융점 사이의 온도로 가열된다(단계 306). 일반적으로, 기판은 이 단계에서 로 내의 제2 구역으로 옮겨진다. 일 실시예에서, 제2 구역의 최고 온도는 1083℃ 미만이고, 바람직하게는 약 1071℃이며, 구리의 공명점인 약 1065℃ 이상으로 기판의 온도를 높인다. 그 결과, 구리 기판과 세라믹 기판 사이에 공융혼합물(eutetic melt)이 형성된다.
기판을 소정 온도로 냉각시켜 공융혼합물을 고화시킨다(단계 308). 일반적으로, 기판은 로 내의 제3 구역으로 이동된다. 공융혼합물의 고화는 즉시 일어나 지는 않으며, 결합 과정은 공정 온도 이하, 보통은 공정 온도보다 약 100℃ 정도로 충분히 떨어져야 완료된다. 냉각 과정은 2 이상의 단계가 관여하며 약 20분 동안에 걸쳐서 서서히 냉각된다. 결과물은 DBC 기판(204)과 같은 직접 결합 구리 기판이다(단계 310).
도 14는 본 발명의 일 실시예에 따라 장치(200)를 제조하는데 사용되는 구성요소의 분해도이다. 참조부호(402)는 장치(200)를 제조하는데 사용되는 여러 구성요소의 평면도 및 저면도를 나타낸다. 참조부호(404)는 여러 구성요소의 제1 측면 정면도를 나타내며, 제2 측면은 제1 측면을 90도 이동시킨 것이다. 참조부호(406)는 여러 구성요소의 제2 측면 정면도를 나타낸다.
도시한 바와 같이, 반도체 다이(410)는 DCB 기판(414) 위에 배치되는 땜납 프리폼(solder preform)(412) 위에 제공된다. 복수의 결합부(418)를 갖는 복수의 리드(416)는 납땜 프리폼(412) 위에 제공되며, 결합부(418)는 DCB 기판(414) 위의 개별 도전성 블록을 향하여 정렬된다. 다이(410)의 여러 도전 영역은 리드의 결합부에 배선 결합되어 조립체(assembled unit)(420)를 제공한다. 패키지(422)는 다이(410)를 내장하도록 형성되어 플라스틱 주조체(plastic molded unit)(424)를 제공한다. 주조체(424)의 리드(416)를 휘게 하여 리드를 주조체(424)의 상부면과 중첩되게 함으로써 완성된 SOT 전력 장치(426)를 얻는다.
소정 실시예를 참조하여 본 발명을 특히 도시하고 설명하였지만, 본 발명의 사상 또는 범위를 벗어남이 없이 형태 및 세부사항에서 전술한 그리고 다른 변형이 이루어질 수 있음을 당업자는 알 것이다. 따라서, 본 발명의 범위는 상기한 실시 예로 제한되는 것이 아니라 다음의 청구범위로만 정해져야 한다.
따라서, 직접 결합 금속 기판을 사용함으로써 보다 효과적인 열을 분산시켜 열관련 문제점과 기판 및/또는 다이의 결과적인 균열을 감소시켜 신뢰성을 개선할 수 있다.

Claims (18)

  1. SOT 227 패키지 표준을 따르는 전력 장치로서,
    제1 도전층, 제2 유전층 및 제3 도전층을 포함하되, 상기 제1 도전층은 상기 제2 유전층에 결합되며, 상기 제2 유전층은 상기 제3 도전층에 결합되고, 상기 제1 및 제3 도전층은 서로 전기적으로 절연되며, 상기 제1 도전층은 적어도 제1 및 제2 도전성 블록을 제공하도록 패터닝되는 기판,
    상기 기판의 상기 제1 도전층의 상기 제1 블록에 결합되는 반도체 다이, 및
    상기 기판의 상기 제1 도전층의 상기 제2 블록에 연결되는 단자 리드(terminal lead)
    를 포함하며,
    상기 반도체 다이의 하부면으로부터 상기 제3 도전층의 하부면까지의 거리는 0.06 인치 이하인 것을 특징으로 하는 전력 장치.
  2. 제1항에서,
    상기 제1 블록의 모든 가장자리는 상기 다이의 대응하는 가장자리를 넘어서며, SOT 227 표준은 SOT 227B 표준을 포함하는 전력 장치.
  3. 제1항에서,
    상기 반도체 다이를 내장하고 보호하는 플라스틱 패키지를 더 포함하는 전력 장치.
  4. 제3항에서,
    상기 플라스틱 패키지의 후면은 상기 전력 장치의 후면을 정의하며, 상기 플라스틱 패키지의 상기 후면은 상기 기판의 상기 제3 도전층의 하부면을 노출시키며 상기 제3 도전층의 상기 하부면과 동일한 높이인 전력 장치.
  5. 제3항에서,
    상기 플라스틱 패키지는,
    제1 방향으로 상기 기판의 외부로 연장되는 제1 연장부, 그리고
    제2 방향으로 상기 기판의 외부로 연장되는 제2 연장부
    를 포함하며,
    상기 제1 및 제2 연장부의 표면은 각각 상기 전력 장치를 다른 장치의 표면에 용이하게 실장하도록 하는 제1 및 제2 개구(opening)를 정의하는 전력 장치.
  6. 제1항에서,
    상기 기판은 직접 결합 금속 기판인 전력 장치.
  7. 제1항에서,
    상기 기판은 직접 구리 결합 기판 또는 직접 알루미늄 결합 기판인 전력 장치.
  8. SOT-227 패키지 표준을 충족시키는 전력 장치로서,
    제1 도전층, 제2 유전층 및 제3 도전층을 포함하되, 상기 제1 도전층은 상기 제2 유전층에 결합되며, 상기 제2 유전층은 상기 제3 도전층에 결합되고, 상기 제1 및 제3 도전층은 서로 전기적으로 절연되며, 상기 제1 도전층은 적어도 제1 및 제2 도전성 블록을 제공하도록 패터닝되는 기판,
    상기 기판의 상기 제1 도전층의 상기 제1 블록에 결합되는 하부면을 갖는 반도체 다이,
    상기 기판의 상기 제1 도전층의 상기 제2 블록에 연결되는 단자 리드, 그리고
    후면을 가지면서 상기 다이를 실질적으로 내장하며 상기 제3 도전층의 하부면을 노출시키는 플라스틱 패키지
    를 포함하며,
    상기 플라스틱 패키지의 상기 후면과 상기 제3 도전층의 상기 하부면은 상기 전력 장치의 후면을 정의하며,
    상기 다이의 상기 하부면에서 상기 제3 도전층의 상기 하부면까지의 거리는 0.060 인치 이하인 전력 장치.
  9. 서로 전기적으로 절연되도록 유전층에 의하여 분리되는 제1 도전층과 제2 도전층을 포함하는 직접 결합 금속 기판, 및
    상기 직접 결합 금속 기판의 상기 제1 도전층 위에 제공되는 반도체 다이
    를 포함하며,
    상기 반도체 다이의 하부면으로부터 상기 제2 도전층의 하부면까지의 거리는 0.06 인치 이하인 것을 특징으로 하는 SOT 전력 장치.
  10. 제9항에서,
    상기 다이와 상기 기판의 일부를 내장하는 플라스틱 캡슐제(plastic encapsulant)를 포함하며,
    상기 제2 도전층의 후면은 상기 전력 장치의 후면을 형성하도록 노출되는 전력 장치.
  11. 제9항에서,
    상기 직접 결합 금속 기판은 직접 알루미늄 결합 기판인 전력 장치.
  12. 제9항에서,
    상기 전력 장치는 SOT 227 패키지 표준을 충족시키는 전력 장치.
  13. 제9항에서,
    상기 전력 장치는 단일 반도체 다이를 갖는 개별 전력 장치인 전력 장치.
  14. 서로 전기적으로 절연되도록 유전층에 의해 분리되는 제1 및 제2 알루미늄층을 포함하는 직접 알루미늄 결합 금속 기판, 및
    상기 직접 결합 기판의 상기 제1 도전층 위에 제공되는 반도체 다이
    를 포함하며,
    상기 반도체 다이의 하부면으로부터 상기 제2 알루미늄층의 하부면까지의 거리는 0.06 인치 이하인 것을 특징으로 하는 SOT 전력 장치.
  15. 제14항에서,
    상기 유전층은 Al2O3 또는 AlN인 전력 장치.
  16. 삭제
  17. SOT 227 패키지 표준을 충족시키는 전력 장치로서,
    제1 알루미늄층, 제2 유전층 및 제3 알루미늄층을 포함하되, 상기 제1 및 제3 알루미늄층은 서로 전기적으로 절연되고, 상기 제1 알루미늄층은 적어도 제1 및 제2 도전성 블록을 형성하도록 패터닝되는 기판,
    상기 기판의 상기 제1 알루미늄층과 상기 제1 블록에 결합되는 반도체 다이,
    상기 제2 블록에 연결되는 단자 리드, 그리고
    상기 다이와 상기 기판의 일부를 내장하는 플라스틱 패키지
    를 포함하며,
    상기 제2 알루미늄층의 후면은 열싱크에 결합되도록 노출되어 상기 전력 장치가 발생하는 열을 분산시키며,
    상기 반도체 다이의 하부면으로부터 상기 제3 알루미늄층의 하부면까지의 거리는 0.06 인치 이하 전력 장치.
  18. SOT 227 패키지 표준을 충족시키는 전력 장치를 제조하는 방법으로서,
    제1 도전층, 제2 유전층 및 제3 도전층을 포함하되, 상기 제1 도전층은 상기 제2 유전층에 결합되며 상기 제2 유전층은 제3 도전층에 결합되고 상기 제1 및 제3 도전층은 서로 전기적으로 절연되는 기판을 제공하는 단계,
    반도체 다이를 상기 기판의 상기 제1 도전층에 결합시키는 단계, 및
    플라스틱 패키지 내에 상기 반도체 다이를 내장시키는 단계
    를 포함하며,
    상기 반도체 다이의 하부면으로부터 상기 제3 도전층의 하부면까지의 거리는 0.06 인치 이하인 것을 특징으로 하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265403A1 (en) * 2004-12-29 2008-10-30 Metal Matrix Cast Composites, Llc Hybrid Metal Matrix Composite Packages with High Thermal Conductivity Inserts
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package
JP5252819B2 (ja) * 2007-03-26 2013-07-31 三菱電機株式会社 半導体装置およびその製造方法
JP5240863B2 (ja) * 2007-05-18 2013-07-17 株式会社三社電機製作所 電力用半導体モジュール及びアーク放電装置
US8043703B2 (en) * 2007-09-13 2011-10-25 Metal Matrix Cast Composites LLC Thermally conductive graphite reinforced alloys
US20130175704A1 (en) 2012-01-05 2013-07-11 Ixys Corporation Discrete power transistor package having solderless dbc to leadframe attach
CN102790036A (zh) * 2012-08-03 2012-11-21 无锡红光微电子有限公司 Sot89-5l封装引线框架
DE102014216194B3 (de) * 2014-08-14 2015-12-10 Robert Bosch Gmbh Schaltungsträger mit einem Wärmeleitelement, Verbindungsanordnung mit einem Schaltungsträger und Verfahren zum Abführen von Verlustwärme
KR102132056B1 (ko) 2016-03-30 2020-07-09 매그나칩 반도체 유한회사 전력 반도체 모듈 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000007238A1 (en) * 1998-07-31 2000-02-10 Ixys Corporation Electrically isolated power semiconductor package

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE202925C (ko) 1969-04-30 1900-01-01
US3784883A (en) 1971-07-19 1974-01-08 Communications Transistor Corp Transistor package
GB1327352A (en) 1971-10-02 1973-08-22 Kyoto Ceramic Semiconductor device
US3763403A (en) 1972-03-01 1973-10-02 Gen Electric Isolated heat-sink semiconductor device
US3908185A (en) 1974-03-06 1975-09-23 Rca Corp High frequency semiconductor device having improved metallized patterns
US4278990A (en) 1979-03-19 1981-07-14 General Electric Company Low thermal resistance, low stress semiconductor package
DE3204167A1 (de) 1982-02-06 1983-08-11 Brown, Boveri & Cie Ag, 6800 Mannheim Verfahren zum direkten verbinden von metallstuecken mit oxidkeramiksubstraten
JPS59181627A (ja) 1983-03-31 1984-10-16 Toshiba Corp 半導体装置の製造方法
US4563383A (en) 1984-03-30 1986-01-07 General Electric Company Direct bond copper ceramic substrate for electronic applications
JPS615560A (ja) * 1984-06-19 1986-01-11 Mitsubishi Electric Corp 半導体装置
US4925024A (en) 1986-02-24 1990-05-15 Hewlett-Packard Company Hermetic high frequency surface mount microelectronic package
US4878106A (en) 1986-12-02 1989-10-31 Anton Piller Gmbh & Co. Kg Semiconductor circuit packages for use in high power applications and method of making the same
US4891686A (en) 1988-04-08 1990-01-02 Directed Energy, Inc. Semiconductor packaging with ground plane conductor arrangement
JPH01272183A (ja) * 1988-04-25 1989-10-31 Toshiba Corp セラミックス回路基板
US5075759A (en) 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method
US5198885A (en) 1991-05-16 1993-03-30 Cts Corporation Ceramic base power package
US5596231A (en) 1991-08-05 1997-01-21 Asat, Limited High power dissipation plastic encapsulated package for integrated circuit die
US5164885A (en) 1991-11-21 1992-11-17 Motorola, Inc. Electronic package having a non-oxide ceramic bonded to metal and method for making
JP2656416B2 (ja) * 1991-12-16 1997-09-24 三菱電機株式会社 半導体装置および半導体装置の製造方法、並びに半導体装置に用いられる複合基板および複合基板の製造方法
US5808357A (en) 1992-06-02 1998-09-15 Fujitsu Limited Semiconductor device having resin encapsulated package structure
DE69307983T2 (de) 1992-09-03 1997-05-28 Sgs Thomson Microelectronics Vertikal isolierter, monolithischer Hochleistungsbipolartransistor mit Topkollektor
US5338974A (en) 1993-03-17 1994-08-16 Spectrian, Inc. RF power transistor package
US5650662A (en) 1993-08-17 1997-07-22 Edwards; Steven F. Direct bonded heat spreader
EP0650193A3 (en) 1993-10-25 1996-07-31 Toshiba Kk Semiconductor device and method for its production.
TW258829B (ko) 1994-01-28 1995-10-01 Ibm
US5637922A (en) 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5490627A (en) 1994-06-30 1996-02-13 Hughes Aircraft Company Direct bonding of copper composites to ceramics
US5488252A (en) 1994-08-16 1996-01-30 Telefonaktiebolaget L M Erricsson Layout for radio frequency power transistors
US5675181A (en) 1995-01-19 1997-10-07 Fuji Electric Co., Ltd. Zirconia-added alumina substrate with direct bonding of copper
US5834840A (en) 1995-05-25 1998-11-10 Massachusetts Institute Of Technology Net-shape ceramic processing for electronic devices and packages
JP3357220B2 (ja) * 1995-07-07 2002-12-16 三菱電機株式会社 半導体装置
JP3429921B2 (ja) 1995-10-26 2003-07-28 三菱電機株式会社 半導体装置
US5696466A (en) 1995-12-08 1997-12-09 The Whitaker Corporation Heterolithic microwave integrated impedance matching circuitry and method of manufacture
JPH09172116A (ja) * 1995-12-21 1997-06-30 Mitsubishi Electric Corp 半導体装置
JP3206717B2 (ja) 1996-04-02 2001-09-10 富士電機株式会社 電力用半導体モジュール
US5760473A (en) 1996-06-25 1998-06-02 Brush Wellman Inc. Semiconductor package having a eutectic bonding layer
US6056186A (en) 1996-06-25 2000-05-02 Brush Wellman Inc. Method for bonding a ceramic to a metal with a copper-containing shim
US5889319A (en) 1996-07-19 1999-03-30 Ericsson, Inc. RF power package with a dual ground
JP2781783B2 (ja) 1996-07-30 1998-07-30 山形日本電気株式会社 半導体装置用パッケージ
EP0874399A1 (en) * 1996-08-20 1998-10-28 Kabushiki Kaisha Toshiba Silicon nitride circuit board and semiconductor module
US5877555A (en) 1996-12-20 1999-03-02 Ericsson, Inc. Direct contact die attach
US6107638A (en) * 1997-03-14 2000-08-22 Kabushiki Kaisha Toshiba Silicon nitride circuit substrate and semiconductor device containing same
US6020636A (en) 1997-10-24 2000-02-01 Eni Technologies, Inc. Kilowatt power transistor
US6359331B1 (en) * 1997-12-23 2002-03-19 Ford Global Technologies, Inc. High power switching module
US6181200B1 (en) 1999-04-09 2001-01-30 Integra Technologies, Inc. Radio frequency power device
DK1056321T3 (da) * 1999-05-28 2008-03-03 Denki Kagaku Kogyo Kk Keramisk substratkredslöb og dets fremstillingsproces
DE19931694B4 (de) 1999-07-08 2006-05-24 Curamik Electronics Gmbh Verfahren zum Herstellen von elektrischen Schaltkreisen oder Modulen sowie elektrischer Schaltkreis oder elektrisches Modul hergestellt nach diesem Verfahren
US6583505B2 (en) * 2001-05-04 2003-06-24 Ixys Corporation Electrically isolated power device package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000007238A1 (en) * 1998-07-31 2000-02-10 Ixys Corporation Electrically isolated power semiconductor package

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