JPS6128219B2 - - Google Patents

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JPS6128219B2
JPS6128219B2 JP1597678A JP1597678A JPS6128219B2 JP S6128219 B2 JPS6128219 B2 JP S6128219B2 JP 1597678 A JP1597678 A JP 1597678A JP 1597678 A JP1597678 A JP 1597678A JP S6128219 B2 JPS6128219 B2 JP S6128219B2
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JP
Japan
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conductive
wafers
wafer
base
cavities
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JP1597678A
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JPS53102674A (en
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Haabaado Jonson Josefu
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Varian Medical Systems Inc
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Varian Associates Inc
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Publication date
Application filed by Varian Associates Inc filed Critical Varian Associates Inc
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Publication of JPS6128219B2 publication Critical patent/JPS6128219B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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Description

【発明の詳細な説明】 本発明は半導体デバイスに関し、詳しくは単一
のパツケージ内の高電力デバイスの実装に関す
る。
従来、半導体デバイスはトランジスタ・チツプ
をベリリア・セラミツクのような１個の誘導体片
に置き、そして典型的に銅より成るパツケージベ
ースからトランジスタ・チツプを電気的に絶縁す
ることによつて実装された。所要電力が増大する
につれてトランジスタ・チツプの大きさが増大す
る。従来技術においてはシリコン・チツプを置く
単一セラミツク基板を使用するため、熱伝導路は
シリコン・チツプとセラミツクを通り、そして銅
製のスタツドや銅製のフランジのようにセラミツ
クをろう付けしているものまで達している。セラ
ミツクの厚さはセラミツクとそれをろう付けして
いる銅の間の膨張率の差によつて制御される。こ
の２種類の物質はかなり異なる速度で膨張する。
従つて、ろう付け工程の間パツケージが熱くなる
と、セラミツクはひび割れしやすい。これによつ
てろう付け部分の大きさとセラミツクの厚さが制
限される。従つて、ひび割れの危険を減らすため
ろう付け部分を小さく保つと共にセラミツクを可
能な限り厚くすることが望ましい。高出力を得る
ためトランジスタ・チツプを大きくすると、ろう
付け部分を大きくしなければならず、その結果ひ
び割れの可能性が増大する。
また、セラミツク・ウエーハは熱がデバイスか
ら放散するのを阻止するため、セラミツク・ウー
ハを可能な限り薄くすることが望ましい。更に、
セラミツクの下のベース材料は強い構造を得るた
め厚くされた。従つて、更に熱抵抗を減らすため
ベース材料の厚さを減らすことが望ましい。
本発明の主要な目的は、高電力半導体デバイス
を実装する、改良された半導体パツケージを提供
することである。
簡単に説明すると、本発明は複数個のチツプを
複数個の誘導体ウエーハに別々に取付ける半導体
パツケージより成る。次にウエーハはこれらを収
容し配置する別個の空洞を有する金属ベースに置
かれ、そしてウエーハはベースにろう付けされ
る。別個の半導体チツプは半導体回路を接続する
ボンデイング・ワイヤによつて配線される。
ウエーハの面積が小さいため、パツケージのろ
う付け工程の間ひび割れの危険なしにウエーハを
非常に薄くすることができる。
本発明の一態様に従うと、ウエーハの下の金属
の厚さを減らす空洞がベースに形成されるため熱
抵抗が低下し、それによつてデバイス全体の電力
容量が増大する。
ウエーハが非常に小さいため、金属ベースとウ
エーハの間の熱膨張率の差によつてはウエーハは
ひび割れしない。
従来の電力トランジスタ・パツケージは第１及
び２図に示されている。この従来のデバイスにお
いて、セラミツク・ウエーハ１０の第１の表面上
には導電部分１２が金属化され、反対側の表面上
には導電部分１４が金属化される。次にウエーハ
１０はヒートシンクとして働く銅製のベース１６
にろう付けされる。トランジスタ・チツプ１８は
導電部分１４にろう付けされる。典型的には、チ
ツプ１８の本体はトランジスタ・デバイスのコレ
クタ領域であり、このコレクタ領域は導電部分１
４と電気的に接触する。ボンデイング・ワイヤが
図示していない入力パツドと出力パツドにチツプ
１８のエミツタとベースを取付ける。
第３図には本発明に基づいて製造された半導体
パツケージが示されている。導電性の支持部材２
０が設けられ、この部材は銅より成る。支持部材
２０には複数個の空洞２２，２４，２６が形成さ
れている。複数個の誘導体ウエーハ２８，３０，
３２は対応する空洞２２，２４，２６に嵌合する
大きさに形成されている。各ウエーハはその一方
の側に第１の導電層３４を有し、もう一方の側に
第２の導電体層３６を有する。ウエーハ２８，３
０，３２は対応する空洞に置かれ、そして導電層
３４をベース、即ち支持部材２０にろう付けする
ろう付け工程によつて支持部材２０に取付けられ
ている。
トランジスタ・チツプ３８，４０，４２はウエ
ーハ２８上の導電層３６のようなウエーハ上の第
２の導電層の各々にろう付けされている。ボンデ
イング・ワイヤ（図示せず）は周知の方法によつ
てチツプ３８，４０，４２上に対応するベースリ
ードとエミツタリードに接続されていると共に入
力パツドと出力パツドに取付けれている。
第５及び６図には、本発明の第２の実施例が示
されている。この例では、空洞５２，５４，５
４，５８が刻設された銅製のベース５０が設けら
れている。
別個のウエーハ６０，６２，６４が設けられ、
これらは対応する空洞５２，５４，５６に嵌合す
る大きさに形成されている。ウエーハ６０，６
２，６４の下側はベース５０に接着されている。
これらウエーハはそれぞれ半導体チツプ７０，７
２，７４を支持しており、チツプ７０，７２，７
４はウエーハ６０，６２，６４の上面に接着され
ている。ウエーハ６８はそれぞれ半導体チツプ７
０，７２，７４に接続している別個の容量素子７
６，７８，８０を支持している。
下面がベース５０に接着されたセラミツク・リ
ング８２は前述の半導体素子を取囲んでいる。セ
ラミツク・リング８２が半導体素子を収容するハ
ウジングの壁を形成する開口８４を有することに
より、当該分野で使用されている技術に従つて
種々の素子を接続するボンデイング・ワイヤを取
付ける余地が残つている。セラミツク・リング８
２はまた、これの上面に接着されているベース・
パツド（出力パツド）８６とコレクタ・パツド
（入力パツド）８６の絶縁支持体となつている。
パツド８６と８８には入力端子と出力端子が取付
けられる。８６と８８につて示されている単一の
パツドの代わりに、破線で示されているように３
個のパツドを別々にメツキする技術を利用して別
個の回路を実装することもできる。これによつて
３枚の半導体ウエーハと３個のコンデンサに対応
する３つの別個の回路ができる。
第５及び６図に示されているトランジスタ・パ
ツケージは、外部でブツシユブル的に接続された
２個の別個のトランジスタを含み、各トランジス
タは入力パツドと出力パツドを有していて同じ誘
導体ウエーハ上に形成され、これらトランジスタ
は共通の接地面を占めていて接地したエミツタ構
造物または接地したベース構造物のいずれかに配
線されている。実装デバイス特に有用である。そ
うするためには出力パツド８６を２つの別々の部
分に金属化する。同様にして、入力パツド８８を
２つの別々の部分に金属化する。例えば接地した
ベース構造物の場合、ボンデイング・ワイヤ９０
は入力パツド８８から容量素子８０の一方のプレ
ートに、そして次に半導体チツプ７４のエミツタ
に結合される。最後に、半導体チツプ７４のベー
スはワイヤ９４を介して容量素子８０のもう一方
のプレートに接続されると共に、適当な接地面、
例えば銅製のベース５０に接続される。図面を簡
単化するため第５図には結線の全部は図示してい
ない。当業者が利用できる回路配線構造には多く
の異なる種類があり、本発明は特定の回路に限定
されない。
前述の両方の実施例において、銅製のベース５
０にはウエーハを保持するため空洞が刻設されて
いる。これによつて、ベース材料は十分な構造強
さを得るため厚くすることができると共に、各ウ
エーハの下の空洞内の材料は熱抵抗を小さくする
ため薄くすることができる。この空洞は本発明の
実施例にとつて必須要件ではないし、またウエー
ハを銅の平坦片に結合することもできる。第５及
び６図の実施例において、セラミツク・リング８
２がこれの結合されるベースの構造強さを十分な
ものとするため、銅製のベース５０をなお比較的
薄くすることができる。
【図面の簡単な説明】
第１図は従来の電力トランジスタ・パツケージ
の平面図、第２図は第１図に示されているパツケ
ージを線２―２に沿つて取つた側面図、第３図は
本発明の第１の実施例の平面図、第４図は第３図
に示されているパツケージを線４―４に沿つて取
つた側面図、第５図は本発明の第２の実施例の平
面図、第６図は第５図のデバイスを線６―６に沿
つて取つた側面図である。 ２０……支持部材、２２，２４，２６……空
洞、２８，３０，３２……ウエーハ、３４……第
１の導電層、３６……第２の導電層、３８，４
０，４２……トランジスタ・チツプ、５０……銅
製のベース、５２，５４，５６，５８……空洞、
６０，６２，６４……ウエーハ、７０，７２，７
４……半導体チツプ、８４……開口。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体回路素子を保持する複数個の別個の誘
    導体ウエーハ、及び該誘導体ウエーハを保持する
    別個の空洞が刻設された導電性のベース支持体よ
    り成る、トランジスタ・パツケージ。 ２ 内部に複数の空洞を有する導電性のベース支
    持体、上面と下面を有する非導電体・該非導電体
    の前記上面に結合された入力パツドと出力パツ
    ド、上面と下面をそれぞれ有する複数の非導電性
    ウエーハ、及び前記複数の非導電性ウエーハのそ
    れぞれの前記上面にそれぞれ結合された複数の半
    導体チツプより成り、前記非導電体の前記下面は
    前記ベース支持体に結合され、前記非導電体は前
    記複数の空洞を取囲むように内部に開口を有し、
    前記複数の非導電性ウエーハは前記複数の空洞の
    それぞれの内部にそれぞれ配置され、前記複数の
    非導電性ウエーハのそれぞれの下面は前記ベース
    支持体に結合されていることにより、前記非導電
    体が前記複数の半導体チツプを前記入力パツドと
    前記出力パツドに接続するボンデイング・ワイヤ
    の保護ハウジングを構成している、半導体パツケ
    ージ。
JP1597678A 1977-02-17 1978-02-16 Package for high power semiconductor device Granted JPS53102674A (en)

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US76963777A 1977-02-17 1977-02-17

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JPS53102674A JPS53102674A (en) 1978-09-07
JPS6128219B2 true JPS6128219B2 (ja) 1986-06-28

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ID=25086071

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JP (1) JPS53102674A (ja)
DE (1) DE2806099A1 (ja)
FR (1) FR2381388A1 (ja)
GB (1) GB1599852A (ja)
NL (1) NL7801658A (ja)

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GB1599852A (en) 1981-10-07
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