JPH04237154A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH04237154A JPH04237154A JP3005619A JP561991A JPH04237154A JP H04237154 A JPH04237154 A JP H04237154A JP 3005619 A JP3005619 A JP 3005619A JP 561991 A JP561991 A JP 561991A JP H04237154 A JPH04237154 A JP H04237154A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- external terminal
- substrate
- outer lead
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 27
- 239000002184 metal Substances 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】電極が少なくとも一面に形成され
た基板に実装される半導体パッケージに関する。
た基板に実装される半導体パッケージに関する。
【０００２】
【従来の技術】図４は従来の半導体パッケージが基板上
に実装された状態を示す斜視図である。従来の半導体パ
ッケージ１はパッケージ部１ａとリードフレームで構成
されている。パッケージ部１ａの両側からはリードフレ
ームの一部である複数のアウタリード１ｂが延びており
、基板２の表面に形成された電極（図示せず）と接続さ
れている。
に実装された状態を示す斜視図である。従来の半導体パ
ッケージ１はパッケージ部１ａとリードフレームで構成
されている。パッケージ部１ａの両側からはリードフレ
ームの一部である複数のアウタリード１ｂが延びており
、基板２の表面に形成された電極（図示せず）と接続さ
れている。
【０００３】
【発明が解決しようとする課題】従来の半導体パッケー
ジによると、基板２上に於ける占有面積が大きく、高密
度実装上の妨げになっていた。
ジによると、基板２上に於ける占有面積が大きく、高密
度実装上の妨げになっていた。
【０００４】そこで本発明は、占有面積を小さくするこ
とにより、高密度実装が可能な半導体パッケージを提供
することを課題とする。
とにより、高密度実装が可能な半導体パッケージを提供
することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を達成する為に
、本発明は電極が少なくとも一面に形成された基板に実
装される半導体パッケージにおいて、この基板の一面と
面接触するように設置された第１外部端子と、この基板
の厚さに相当する間隔を隔てて上記第１外部端子に対し
平行に設置された第２外部端子とを備える。
、本発明は電極が少なくとも一面に形成された基板に実
装される半導体パッケージにおいて、この基板の一面と
面接触するように設置された第１外部端子と、この基板
の厚さに相当する間隔を隔てて上記第１外部端子に対し
平行に設置された第２外部端子とを備える。
【０００６】
【作用】本発明は、第１外部端子と第２外部端子は基板
の厚さに相当する間隔を隔てて２列に配置されているの
で、第１外部端子と第２外部端子の間に基板のエッジ部
を挿入すると、第１外部端子は基板の一面と面接触し、
第２外部端子は基板の他面と面接触する。そのため、基
板上に電極が形成されていると、第１外部端子または／
および第２外部端子と基板上の電極は良好に接続される
。
の厚さに相当する間隔を隔てて２列に配置されているの
で、第１外部端子と第２外部端子の間に基板のエッジ部
を挿入すると、第１外部端子は基板の一面と面接触し、
第２外部端子は基板の他面と面接触する。そのため、基
板上に電極が形成されていると、第１外部端子または／
および第２外部端子と基板上の電極は良好に接続される
。
【０００７】
【実施例】以下、本発明の一実施例を添付図面に基づき
説明する。説明において同一要素には同一符号を用い、
重複する説明は省略する。
説明する。説明において同一要素には同一符号を用い、
重複する説明は省略する。
【０００８】図１は実施例に係る半導体パッケージとプ
リント基板を示す斜視図である。半導体パッケージ３は
直方体に近い形状で構成されており、その側面には上部
アウタリード（第１外部端子）３ａと下部アウタリード
（第２外部端子）３ｂが配列されている。これらのアウ
タリードは金属などの板状部材で形成されており、同一
面上に上部アウタリード３ａが配置されている。また、
下部アウタリード３ｂは上部アウタリード３ａに対し、
プリント基板４の厚さｈに相当する間隔を隔てて、上部
アウタリードが配置された面と平行な同一面上に配置さ
れている。一方、プリント基板４の表面にはメタル配線
４ａがプリント基板４のエッジに形成されている。
リント基板を示す斜視図である。半導体パッケージ３は
直方体に近い形状で構成されており、その側面には上部
アウタリード（第１外部端子）３ａと下部アウタリード
（第２外部端子）３ｂが配列されている。これらのアウ
タリードは金属などの板状部材で形成されており、同一
面上に上部アウタリード３ａが配置されている。また、
下部アウタリード３ｂは上部アウタリード３ａに対し、
プリント基板４の厚さｈに相当する間隔を隔てて、上部
アウタリードが配置された面と平行な同一面上に配置さ
れている。一方、プリント基板４の表面にはメタル配線
４ａがプリント基板４のエッジに形成されている。
【０００９】図２は上記半導体パッケージの内部構造の
一例を示す縦断面図である。セラミック基板３ｃ上にチ
ップ３ｄが載置されており、その両側にはメタル配線３
ｅ、３ｆが形成されている。メタル配線３ｅは、チップ
３ｄの左側にその一端部があり、セラミック基板３ｃの
裏面に延びて形成され、セラミック基板３ｄの裏面右端
部にその他端部がある。また、メタル配線３ｆはチップ
３ｃの右側にその一端部があり、セラミック基板３ｃの
右端部にその他端部が形成されている。メタル配線３ｆ
の他端部は上部アウタリード３ａに接続され、メタル配
線３ｅの他端部は下部アウタリード３ｂに接続され、こ
の状態で上部アウタリード３ａ、下部アウタリード３ｂ
、セラミック基板３ｃ、チップ３ｄが成形樹脂で一体化
され、パッケージ本体が構成されている。
一例を示す縦断面図である。セラミック基板３ｃ上にチ
ップ３ｄが載置されており、その両側にはメタル配線３
ｅ、３ｆが形成されている。メタル配線３ｅは、チップ
３ｄの左側にその一端部があり、セラミック基板３ｃの
裏面に延びて形成され、セラミック基板３ｄの裏面右端
部にその他端部がある。また、メタル配線３ｆはチップ
３ｃの右側にその一端部があり、セラミック基板３ｃの
右端部にその他端部が形成されている。メタル配線３ｆ
の他端部は上部アウタリード３ａに接続され、メタル配
線３ｅの他端部は下部アウタリード３ｂに接続され、こ
の状態で上部アウタリード３ａ、下部アウタリード３ｂ
、セラミック基板３ｃ、チップ３ｄが成形樹脂で一体化
され、パッケージ本体が構成されている。
【００１０】なお、上記半導体パッケージの内部構造と
しては、チップを載置した２枚のセラミック基板のそれ
ぞれに上部アウタリード３ａと下部アウタリード３ｂを
接続した構造でもよい。
しては、チップを載置した２枚のセラミック基板のそれ
ぞれに上部アウタリード３ａと下部アウタリード３ｂを
接続した構造でもよい。
【００１１】また、１枚の基板の両側に２個のチップを
固定し、それぞれのチップに上部アウタリード３ａと下
部アウタリード３ｂを接続した構造でもよい。
固定し、それぞれのチップに上部アウタリード３ａと下
部アウタリード３ｂを接続した構造でもよい。
【００１２】図３は実施例に係る半導体パッケージ３を
プリント基板４のエッジ部に装着した状態を示す斜視図
である。上部アウタリード３ａと下部アウタリード３ｂ
は、プリント基板４の厚さに等しい距離を隔てて配置さ
れているので、プリント基板４のエッジ部を上部アウタ
リード３ａと下部アウタリード３ｂの間に挾むことがで
きる。この場合、上部アウタリード３ａはプリント基板
４の表面に面接触し、下部アウタリード３ｂはプリント
基板４の裏面に面接触する。その為、プリント基板４の
表面にメタル配線４ａを形成しておけば、良好な電気接
続が実現する。
プリント基板４のエッジ部に装着した状態を示す斜視図
である。上部アウタリード３ａと下部アウタリード３ｂ
は、プリント基板４の厚さに等しい距離を隔てて配置さ
れているので、プリント基板４のエッジ部を上部アウタ
リード３ａと下部アウタリード３ｂの間に挾むことがで
きる。この場合、上部アウタリード３ａはプリント基板
４の表面に面接触し、下部アウタリード３ｂはプリント
基板４の裏面に面接触する。その為、プリント基板４の
表面にメタル配線４ａを形成しておけば、良好な電気接
続が実現する。
【００１３】このように、プリント基板４のエッジ部に
半導体パッケージ３を簡単に装着することが可能になる
。したがって、プリント基板の表面をほとんど占有する
ことなく半導体パッケージ３を実装することができる。 この場合、半導体パッケージ３を保持する為に他の保持
部材は不要である。
半導体パッケージ３を簡単に装着することが可能になる
。したがって、プリント基板の表面をほとんど占有する
ことなく半導体パッケージ３を実装することができる。 この場合、半導体パッケージ３を保持する為に他の保持
部材は不要である。
【００１４】なお、本発明は上記実施例に限定されるも
のではない。例えば、半導体パッケージの外部端子の形
状は板状でなくてもよく、基板に対して多少の曲率を設
けてもよい。また、半導体パッケージに形成された外部
端子の数、配置、ピッチは上記実施例に限定されるもの
ではない。
のではない。例えば、半導体パッケージの外部端子の形
状は板状でなくてもよく、基板に対して多少の曲率を設
けてもよい。また、半導体パッケージに形成された外部
端子の数、配置、ピッチは上記実施例に限定されるもの
ではない。
【００１５】
【発明の効果】本発明は以上説明したように構成されて
いるので、外部端子の上下間隔が基板の厚みに等しいの
で、半導体パッケージの基板上の占有面積を最小とし、
パターンレイアウトの自由度が増すと共に、高密度実装
に有効である。
いるので、外部端子の上下間隔が基板の厚みに等しいの
で、半導体パッケージの基板上の占有面積を最小とし、
パターンレイアウトの自由度が増すと共に、高密度実装
に有効である。
【図１】本発明の一実施例に係る半導体パッケージと基
板を示す斜視図である。
板を示す斜視図である。
【図２】本発明の一実施例に係る半導体パッケージの内
部構造を示す縦断面図である。
部構造を示す縦断面図である。
【図３】本発明の一実施例に係る半導体パッケージを基
板に実装した状態を示す斜視図である。
板に実装した状態を示す斜視図である。
【図４】従来の半導体パッケージが基板に実装された状
態を示す斜視図である。
態を示す斜視図である。
１、３…半導体パッケージ、２…基板、４…プリント基
板。
板。
Claims (1)
- 【請求項１】 電極が少なくとも一面に形成された基
板に実装される半導体パッケージにおいて、前記基板の
一面と面接触するように設置された第１外部端子と、前
記基板の厚さに相当する間隔を隔てて前記第１外部端子
に対し平行に設置された第２外部端子とを備える半導体
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005619A JPH04237154A (ja) | 1991-01-22 | 1991-01-22 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005619A JPH04237154A (ja) | 1991-01-22 | 1991-01-22 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237154A true JPH04237154A (ja) | 1992-08-25 |
Family
ID=11616196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005619A Pending JPH04237154A (ja) | 1991-01-22 | 1991-01-22 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237154A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996041507A1 (en) * | 1995-06-07 | 1996-12-19 | The Panda Project | Low profile semiconductor die carrier |
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
| US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
-
1991
- 1991-01-22 JP JP3005619A patent/JPH04237154A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821457A (en) * | 1994-03-11 | 1998-10-13 | The Panda Project | Semiconductor die carrier having a dielectric epoxy between adjacent leads |
| US5824950A (en) * | 1994-03-11 | 1998-10-20 | The Panda Project | Low profile semiconductor die carrier |
| US6339191B1 (en) | 1994-03-11 | 2002-01-15 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US6828511B2 (en) | 1994-03-11 | 2004-12-07 | Silicon Bandwidth Inc. | Prefabricated semiconductor chip carrier |
| US6977432B2 (en) | 1994-03-11 | 2005-12-20 | Quantum Leap Packaging, Inc. | Prefabricated semiconductor chip carrier |
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| WO1996041507A1 (en) * | 1995-06-07 | 1996-12-19 | The Panda Project | Low profile semiconductor die carrier |
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