JPH0216791A - 混成集積回路装置 - Google Patents

混成集積回路装置

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JPH0216791A
JPH0216791A JP63167501A JP16750188A JPH0216791A JP H0216791 A JPH0216791 A JP H0216791A JP 63167501 A JP63167501 A JP 63167501A JP 16750188 A JP16750188 A JP 16750188A JP H0216791 A JPH0216791 A JP H0216791A
Authority
JP
Japan
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integrated circuit
circuit device
hybrid integrated
semiconductor integrated
wiring
Prior art date
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Pending
Application number
JP63167501A
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English (en)
Inventor
Masaharu Takahara
高原　正晴
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0216791A publication Critical patent/JPH0216791A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は混成集積回路装置に関し、特に半導体集積回路
デバイスの実装構造を改良した混成集積回路装置に関す
る。
〔従来の技術〕
従来、この種の混成集積回路装置は半導体集積回路デバ
イスを多層基板に実装するときは基板の平行するパッド
列とデバイスの端子列か平行になるように実装している
。
第２図は従来の一例を示す混成集積回路装置の平面図で
ある。
第２図に示すように、かかる集積回路装置はデバイス１
を多層基板２上にこの基板の向いあう二辺と平行に複数
個実装し配線３により接続するが、実装が表面実装形態
の場合には半田付けにより接続し、またペアチップの場
合にはボンデインクワイヤによりパッド４と接続してい
る。
〔発明が解決しようとする課題〕
上述した従来の混成集積回路装置は、第２図に示す半導
体集積回路デバイス１の端子数か多くなるにつれてデバ
イス１と多層基板２の一辺との間に配線が集中するため
、未結線配線５か生じる。
従って、デバイス１の実装に制限（全端子の接続不可）
が生じるという欠点がある。
本発明の目的は、かかるデバイスの全端子の未結線配線
を解消する混成集積回路装置を提供することにある。
〔課題を解決するための手段〕
本発明の混成集積回路装置は、複数の半導体集積回路デ
バイスを多層配線基板上に実装し接続した混成集積回路
装置において、前記半導体集積回路デバイスを前記多層
配線基板の平行する二辺に対しほぼ４５°の角度を有し
て実装して構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例を示す混成集積回路装置の平
面図である。
第１図に示すように、本実施例の混成集積回路装置は複
数の半導体集積回路デバイス１を多層基板２の上に配置
するにあたり、デバイス１を基板２の一辺とほぼ４５°
の角度にして実装する。これにより、デバイス１の端子
と基板２のパッド４との間の配線３の集中か緩和され、
第２図に示す従来の未結線配線５が解消される。すなわ
ち、多層基板２の長辺方向とデバイス１の端子側面との
間に配線３が集中することを防止できる。
〔発明の効果〕
以上説明したように、本発明の混成集積回路装置は半導
体集積回路デバイスを多層基板の平行する二辺とばぼ４
５°の角度を有して実装することにより、未結線配線を
解消し実装密度の向上を計ることができるという効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す混成集積回路装置の平
面図、第２図は従来の一例を示す混成集積回路装置の平
面図である。 １・・・半導体集積回路デバイス、２・・・多層基板、
３・・配線、４・・・パッド。

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体集積回路デバイスを多層配線基板上に実装
    し接続した混成集積回路装置において、前記半導体集積
    回路デバイスを前記多層配線基板の平行する二辺に対し
    ほぼ４５゜の角度を有して実装したことを特徴とする混
    成集積回路装置。
JP63167501A 1988-07-04 1988-07-04 混成集積回路装置 Pending JPH0216791A (ja)

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