JPH0410559A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH0410559A JPH0410559A JP11260490A JP11260490A JPH0410559A JP H0410559 A JPH0410559 A JP H0410559A JP 11260490 A JP11260490 A JP 11260490A JP 11260490 A JP11260490 A JP 11260490A JP H0410559 A JPH0410559 A JP H0410559A
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- JP
- Japan
- Prior art keywords
- board
- external lead
- leads
- external
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 24
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- 229920000954 Polyglycolide Polymers 0.000 description 4
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- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
Landscapes
- Combinations Of Printed Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は１個または複数のＬＳＩを搭載した半導体パ
ッケージの構造に関するものである。
ッケージの構造に関するものである。
従来のこの種の半導体パッケージには、第３図（ａ）、
（ｂ） 、第４図（ａ） 、 （ｂ）に示すものがあっ
た。
（ｂ） 、第４図（ａ） 、 （ｂ）に示すものがあっ
た。
第３図（ａ） 、 （ｂ）はプラスチックＰＧＡ （Ｐ
ｉｎ ＧｒｉｄＡｒｒａｙ）と呼ばれるパッケージであ
り、（１）はＬＳＩ 、（２）はポリイミドなど樹脂を
基材とした多層基板、（３）は外部リード、（４）は前
記ＬＳＩのリードを外部リード（３）と接続するパター
ンである。
ｉｎ ＧｒｉｄＡｒｒａｙ）と呼ばれるパッケージであ
り、（１）はＬＳＩ 、（２）はポリイミドなど樹脂を
基材とした多層基板、（３）は外部リード、（４）は前
記ＬＳＩのリードを外部リード（３）と接続するパター
ンである。
また、第４図（ａ） 、 （ｂ）はセラミックＰＧＡで
あり、（１１）はＬＳＩ 、（１２）はセラミックを基
材とする多層基板、（１３）は外部リードである。
あり、（１１）はＬＳＩ 、（１２）はセラミックを基
材とする多層基板、（１３）は外部リードである。
第３図（ａ）において、ＬＳＩ （１）はＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏ−ｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によ
り、基板（２）に接合されており、ＬＳＩ （１）のリ
ードは基板（２）の表面あるいは内層に形成されたパタ
ーン（４）により、外部リード（３）に電気的に接続さ
れている。
ｐｅ Ａｕｔｏ−ｍａｔｅｄ Ｂｏｎｄｉｎｇ）等によ
り、基板（２）に接合されており、ＬＳＩ （１）のリ
ードは基板（２）の表面あるいは内層に形成されたパタ
ーン（４）により、外部リード（３）に電気的に接続さ
れている。
第４図（ａ）においてもＬＳＩ （１１）は基板（１２
）に接合されており、ＬＳＩ （１１）のリードは基板
（２）の表面あるいは内層に形成されたパターンにより
外部リート（１３）に電気的に接続されている。
）に接合されており、ＬＳＩ （１１）のリードは基板
（２）の表面あるいは内層に形成されたパターンにより
外部リート（１３）に電気的に接続されている。
〔発明か解決しようとする課題］
従来の半導体パッケージは以上の様に構成されており、
プラスチックＰＧＡでは外部ソートの接合強度を確保す
るため、外部リードは基板を貫通して取り付りなけれは
ならず、従ってＬＳＩのり−トが多くなればなるほと、
リートに対する外部り−トか多くなり、基板上の素子搭
載領域か少なくなるという問題点かあった。また、セラ
ミックＰＧＡでは上記の様な問題はないか、セラミ・ン
クを使用するためパッケージのコストが上がり、また話
電率か高いため、高速の信号処理には不利であるという
問題点があった。
プラスチックＰＧＡでは外部ソートの接合強度を確保す
るため、外部リードは基板を貫通して取り付りなけれは
ならず、従ってＬＳＩのり−トが多くなればなるほと、
リートに対する外部り−トか多くなり、基板上の素子搭
載領域か少なくなるという問題点かあった。また、セラ
ミックＰＧＡでは上記の様な問題はないか、セラミ・ン
クを使用するためパッケージのコストが上がり、また話
電率か高いため、高速の信号処理には不利であるという
問題点があった。
この発明は上記の様な問題点を解消するためになされた
もので、安価で高速の信号処理に通し、多数の素子が搭
載できる多リードの半導体ノヘ・ンケージを得ることを
目的とする。
もので、安価で高速の信号処理に通し、多数の素子が搭
載できる多リードの半導体ノヘ・ンケージを得ることを
目的とする。
この発明に係る半導体パッケージは集積回路素子搭載面
と相対する面に、集積回路素子の各リド接続用の電極板
を露呈した第１基板、及び先端部をコーン状とした外部
リート端子を、各電極板に対向配置するように立設した
第２基板を備え、各電極面に外部リート先端部か接触す
るよう第１基板と第２基板を、所定間隔て配置した支持
体を介して平行に固設して構成したものであり、更に上
記外部リード端子は先端部を上方に押圧するスプリング
コイルを内蔵したものである。
と相対する面に、集積回路素子の各リド接続用の電極板
を露呈した第１基板、及び先端部をコーン状とした外部
リート端子を、各電極板に対向配置するように立設した
第２基板を備え、各電極面に外部リート先端部か接触す
るよう第１基板と第２基板を、所定間隔て配置した支持
体を介して平行に固設して構成したものであり、更に上
記外部リード端子は先端部を上方に押圧するスプリング
コイルを内蔵したものである。
（作用〕
この発明によれば、第１基板の裏面に設けられた集積回
路素子のり−トを接続する各電極板に第２基板に立設さ
れた外部リート端子を位置合わせした後に接触し、これ
ら第１及び第２基板を支持体を介して平行に固設するよ
うにしたので、集積回路素子のり−トの増加に伴う外部
リート端子の増加にも拘わらず、集積回路素子の搭載面
を広くとることができる。
路素子のり−トを接続する各電極板に第２基板に立設さ
れた外部リート端子を位置合わせした後に接触し、これ
ら第１及び第２基板を支持体を介して平行に固設するよ
うにしたので、集積回路素子のり−トの増加に伴う外部
リート端子の増加にも拘わらず、集積回路素子の搭載面
を広くとることができる。
更に、外部リード端子内部に、端子の先端を上向に押圧
するスプリングコイルを内蔵したことて、外部リード端
子先端は電極面に良好な電気的接触を保つことができる
と共に、基板に対する衝撃を緩衝することかできる。
するスプリングコイルを内蔵したことて、外部リード端
子先端は電極面に良好な電気的接触を保つことができる
と共に、基板に対する衝撃を緩衝することかできる。
〔実施例］
以下、この発明の一実施例を図について説明する。第１
図（ａ） 、 （ｂ）において（２１）はＬＳＩ 、
（２２）はＬＳＩ （２１）を搭載した第１の基板、
（２３）は第２の基板、（２４）は先端かプローブ状の
外部リートであり、第２の基板（２３）に取り付けられ
ている。（２５）は第１の基板（２２）と第２の基板（
２３）を適当な間隔で固定するための貫通り一ドである
。
図（ａ） 、 （ｂ）において（２１）はＬＳＩ 、
（２２）はＬＳＩ （２１）を搭載した第１の基板、
（２３）は第２の基板、（２４）は先端かプローブ状の
外部リートであり、第２の基板（２３）に取り付けられ
ている。（２５）は第１の基板（２２）と第２の基板（
２３）を適当な間隔で固定するための貫通り一ドである
。
第２図は、プローブ状の外部リードの先端と第１の基板
のランドの接触状態を示す拡大図であり、（３１）はラ
ンド、（４１）はプローブ状の先端部、（４２）はバネ
である。
のランドの接触状態を示す拡大図であり、（３１）はラ
ンド、（４１）はプローブ状の先端部、（４２）はバネ
である。
上記ＬＳＩ （２１）のリードは、第１の基板（２２）
に形成されたパターンにより、相互接続され、パッケー
ジ外部に取り出す信号のみでランド（３１）に接続され
ている。第１の基板（２２）は素子搭載と相互配線の機
能を持っており、外部リードを設ける必要かないため、
樹脂基板で良く、素子搭載面積も十分に取ることかてき
る。外部リート（２４）を設けた第２の基板（２３）を
外部リート（２４）の先端かランド（３１）に当たるよ
うに位置合わせし、数本の貫通リート（２５）により第
１の基板（２２）と第２の基板（２３）を適当な間隔て
固定する。外部リード（２４）の先端はバネ（４２）に
より適切な圧力でランド（３１）を押圧し、良好な電気
的接触を得ることかできる。
に形成されたパターンにより、相互接続され、パッケー
ジ外部に取り出す信号のみでランド（３１）に接続され
ている。第１の基板（２２）は素子搭載と相互配線の機
能を持っており、外部リードを設ける必要かないため、
樹脂基板で良く、素子搭載面積も十分に取ることかてき
る。外部リート（２４）を設けた第２の基板（２３）を
外部リート（２４）の先端かランド（３１）に当たるよ
うに位置合わせし、数本の貫通リート（２５）により第
１の基板（２２）と第２の基板（２３）を適当な間隔て
固定する。外部リード（２４）の先端はバネ（４２）に
より適切な圧力でランド（３１）を押圧し、良好な電気
的接触を得ることかできる。
なお、上記実施例では、第２の基板は外部リードのみを
取り付けているが、第２の基板に回路素子を搭載しても
良い。
取り付けているが、第２の基板に回路素子を搭載しても
良い。
（発明の効果）
以上のように、この発明によれは、第１基板には、集積
回路素子のリートを接続する電極板のみて外部リート端
子を基板を貫通して取り付ける必要がないため、外部リ
ード端子の取付数分集積回路素子の搭載面積を広くとれ
るとともに、外部リート端子の先端を端子内部に設けた
スプリングコイルによって第１基板裏面の電極面に押圧
するようにして第１基板と第２基板を平行に固設して半
導体パッケージを構成しているため、電極と外部リード
端子間に適度な電気的接触を保てるとともに、基板に対
する衝撃を緩衝し基板を保護することができる。
回路素子のリートを接続する電極板のみて外部リート端
子を基板を貫通して取り付ける必要がないため、外部リ
ード端子の取付数分集積回路素子の搭載面積を広くとれ
るとともに、外部リート端子の先端を端子内部に設けた
スプリングコイルによって第１基板裏面の電極面に押圧
するようにして第１基板と第２基板を平行に固設して半
導体パッケージを構成しているため、電極と外部リード
端子間に適度な電気的接触を保てるとともに、基板に対
する衝撃を緩衝し基板を保護することができる。
第１図（ａ） 、 （ｂ）はこの発明一実施例による半
導体パッケージを示しており、同図（ａ）はこの半導体
パッケージの断面側面図、同図（ｂ）は同じく半導体パ
ッケージの斜視図、第２図はプローブ状の外部リードの
接触状態を示す拡大断面図、第３図（ａ） と第４図
（ａ）は従来の半導体パッケージの断面側面図、第３図
（ｂ） と第４図（ｂ）は上記従来の半導体パッケー
ジの斜視図である。 （１） 、 （１１） 、 （２１）はＬＳＩ 、（２
２）は第１の基板、（２３）は第２の基板、（２４）は
外部リード、（２５）は貫通リード、（３１）はランド
、（４１）は先端部、（４２）はバネ。 なお、図中、同一符号は同一 または相当部分を示す。
導体パッケージを示しており、同図（ａ）はこの半導体
パッケージの断面側面図、同図（ｂ）は同じく半導体パ
ッケージの斜視図、第２図はプローブ状の外部リードの
接触状態を示す拡大断面図、第３図（ａ） と第４図
（ａ）は従来の半導体パッケージの断面側面図、第３図
（ｂ） と第４図（ｂ）は上記従来の半導体パッケー
ジの斜視図である。 （１） 、 （１１） 、 （２１）はＬＳＩ 、（２
２）は第１の基板、（２３）は第２の基板、（２４）は
外部リード、（２５）は貫通リード、（３１）はランド
、（４１）は先端部、（４２）はバネ。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (2)
- （１）集積回路素子搭載面と相対する面に、集積回路素
子の各リード接続用の電極板を露呈した第１基板、及び
先端部をコーン状とした外部リード端子を、各電極板に
対向配置するように立設した第２基板を備え、各電極面
に外部リード先端部が接触するよう第１基板と第２基板
を、所定間隔で配置した支持体を介して平行に固設して
構成したことを特徴とする半導体パッケージ。 - （２）請求の範囲第１項記載の半導体パッケージにおい
て、上記外部リード端子は先端部を上方に押圧するスプ
リングコイルを内蔵したことを特徴とする半導体パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11260490A JPH0410559A (ja) | 1990-04-27 | 1990-04-27 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11260490A JPH0410559A (ja) | 1990-04-27 | 1990-04-27 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410559A true JPH0410559A (ja) | 1992-01-14 |
Family
ID=14590890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11260490A Pending JPH0410559A (ja) | 1990-04-27 | 1990-04-27 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410559A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| US7169939B2 (en) | 1996-05-03 | 2007-01-30 | Applera Corporation | Energy transfer dyes with enhanced fluorescence |
-
1990
- 1990-04-27 JP JP11260490A patent/JPH0410559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| US5712768A (en) * | 1992-12-30 | 1998-01-27 | Interconnect Systems, Inc. | Space-saving assemblies for connecting integrated circuits to circuit boards |
| US7169939B2 (en) | 1996-05-03 | 2007-01-30 | Applera Corporation | Energy transfer dyes with enhanced fluorescence |
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