JPS6352498A - 電子装置 - Google Patents
電子装置Info
- Publication number
- JPS6352498A JPS6352498A JP61195364A JP19536486A JPS6352498A JP S6352498 A JPS6352498 A JP S6352498A JP 61195364 A JP61195364 A JP 61195364A JP 19536486 A JP19536486 A JP 19536486A JP S6352498 A JPS6352498 A JP S6352498A
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- Japan
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- semiconductor devices
- module
- mounting
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- electronic device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は、複数の半導体装置が塔載される電子装置に関
し、特に、面付パッケージ方式半導体装置をモジュール
基板に実装する技術に適用して有効な技術に関するもの
である。
し、特に、面付パッケージ方式半導体装置をモジュール
基板に実装する技術に適用して有効な技術に関するもの
である。
コンピュータ等の電子装置のモジュールにおいて、複数
の半導体装置を用いて大容量のメモリを構成する場合、
面付パッケージを有効活用するため、シングル・インラ
イン・パッケージ(SingleIn−1ine Pa
ckage)モジュールが開発さ九、実用化されている
。さらに、シングル・インライン・パッケージ・モジュ
ール基板への実装密度を上げるために、第3図(モジュ
ールの平面図)及び第4図(モジュールの側面図)に示
すように、このモジュール基板1の両面に半導体装置2
を面付実装している。
の半導体装置を用いて大容量のメモリを構成する場合、
面付パッケージを有効活用するため、シングル・インラ
イン・パッケージ(SingleIn−1ine Pa
ckage)モジュールが開発さ九、実用化されている
。さらに、シングル・インライン・パッケージ・モジュ
ール基板への実装密度を上げるために、第3図(モジュ
ールの平面図)及び第4図(モジュールの側面図)に示
すように、このモジュール基板1の両面に半導体装置2
を面付実装している。
前記モジュール基板の両面に半導体装置を面付実装する
技術は、例えば、日経マグロウヒル礼発行「日経エレク
トロニクス、別冊(マイクロデバイセズ)J 1984
.6.11. NO,2,P150〜P151に記載さ
れている。
技術は、例えば、日経マグロウヒル礼発行「日経エレク
トロニクス、別冊(マイクロデバイセズ)J 1984
.6.11. NO,2,P150〜P151に記載さ
れている。
しかしながら、本発明者は、かかる技術を検INした結
果、前記の手法では、以下の問題点があることを見出し
た。
果、前記の手法では、以下の問題点があることを見出し
た。
(1)、モジュールj、ti L’tの両面に半導体装
置を面付実装する場合、半田リフローを2回する必要が
あり、加工費が上がる。
置を面付実装する場合、半田リフローを2回する必要が
あり、加工費が上がる。
(2)、モジュールノ、(板の両面に半導体装置を実装
する場合、半田リフロー時に、温度が封止ガラス転移点
(130℃附近)以上となって急にガラスエポキシ樹脂
基板の性質が変化し、この基板の熱jllスストレスよ
って、配線の断線、伸び2反り等の損傷を生じるおそれ
がある。
する場合、半田リフロー時に、温度が封止ガラス転移点
(130℃附近)以上となって急にガラスエポキシ樹脂
基板の性質が変化し、この基板の熱jllスストレスよ
って、配線の断線、伸び2反り等の損傷を生じるおそれ
がある。
本発明の目的は、電子装置のモジュールの信頼性を向上
することができる技術を提供することにある。
することができる技術を提供することにある。
本発明の他の目的は、半導体装置をモジュール1に板に
実装する時の実装密度を向上することができる技術を提
供することにある。
実装する時の実装密度を向上することができる技術を提
供することにある。
本発明の他の目的は、半導体装置をモジュール基板に自
動実装する場合に、その作用能率を向上することができ
る技術を提供することにある。
動実装する場合に、その作用能率を向上することができ
る技術を提供することにある。
本発明の他の目的は、半導体装置の検査用ハンドラ等に
おいて、その取扱いを容易にすることができる技術を提
供することにある。
おいて、その取扱いを容易にすることができる技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
複数の面付パッケージ方式半導体装置を塔載する電子装
置であって、前記半導体装置を多重構造にし、それらの
面付リートを、例えば、同時熱処理により少ない熱スト
レスで実装基板に接合されて成る電子装置である。
置であって、前記半導体装置を多重構造にし、それらの
面付リートを、例えば、同時熱処理により少ない熱スト
レスで実装基板に接合されて成る電子装置である。
前記した手段によれば、半導体装置を多重構造に実装し
、それらの面付リードを同時熱処理により実装基板に接
合されることにより、複数の半導体装置に対するイΔ号
配線、電源配線等を実装基板上の共通配線に接合する際
に、スルーホールを形成する必要がないので、電気的信
頼性を向上することができる。
、それらの面付リードを同時熱処理により実装基板に接
合されることにより、複数の半導体装置に対するイΔ号
配線、電源配線等を実装基板上の共通配線に接合する際
に、スルーホールを形成する必要がないので、電気的信
頼性を向上することができる。
また、半導体装置を多重構造に実装し、それらの面付リ
ードを同時に熱処理して実装基板に接合されるので、モ
ジュール基板に半導体装置を自動的に実装する場合等に
おいて、その作業能率を向」ニすることができる。
ードを同時に熱処理して実装基板に接合されるので、モ
ジュール基板に半導体装置を自動的に実装する場合等に
おいて、その作業能率を向」ニすることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、企図において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。
を付け、その繰り返しの説明は省略する。
第1図は、本発明の一実施例の複数の半導体装置を1.
1Fu、シた電子i0置の概略構成を示す斜視図、第2
図は、第1図に示す■−■切断線における断面Aである
。
1Fu、シた電子i0置の概略構成を示す斜視図、第2
図は、第1図に示す■−■切断線における断面Aである
。
本実施例の電子装置は、第1図に示すように、モジュー
ル基板1に半導体装置2を多重に実装し、各々半導体装
置2の面付リード3を1回の熱処理でモジュール基板1
に接合したものである。
ル基板1に半導体装置2を多重に実装し、各々半導体装
置2の面付リード3を1回の熱処理でモジュール基板1
に接合したものである。
前記面付リードの材質は、例えば、リン青銅等を用いる
。
。
前記第1図では、モジュール基板1の片面のみに半導体
装置2を実装したが、モジュール基板1の両面に実装し
てもよい。
装置2を実装したが、モジュール基板1の両面に実装し
てもよい。
また、各半導体装置2の間の隙間は、必ずしも設ける必
要がなく、両者を接触させてもよい。
要がなく、両者を接触させてもよい。
このようbこ構成することにより、複数の半導体装11
12を多重に実装し、各半導体装置2に対する信号配線
、電源配線等をモジュール基板1上の共通配線に接合す
る際に、スルーホールを形成する必要がないので、電気
的信頼性を向上することができる。
12を多重に実装し、各半導体装置2に対する信号配線
、電源配線等をモジュール基板1上の共通配線に接合す
る際に、スルーホールを形成する必要がないので、電気
的信頼性を向上することができる。
また、複数の半導体装置2を多重に実装し、半導体チッ
プに対する信号配線、電源配線等の面付リード3を1回
の熱処理でモジュール基板1の共通配線に接合すること
ができる構心にしたので、モジュール基板1に複数の半
導体装置2を自動的tこ実装する場合等において、その
作業能率を向上することができる。
プに対する信号配線、電源配線等の面付リード3を1回
の熱処理でモジュール基板1の共通配線に接合すること
ができる構心にしたので、モジュール基板1に複数の半
導体装置2を自動的tこ実装する場合等において、その
作業能率を向上することができる。
また、検査用ハンドラー等において、その取扱いを容易
にすることができる。
にすることができる。
以上、本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
(1)複数の半導体装置を多重に実装し、各半導体装置
に対する信号配線、電源配線等をモジュール基板上の共
通配線に接合する際に、スルーホールを形成する必要が
ないので、電気的信頼性を向上することができる。
に対する信号配線、電源配線等をモジュール基板上の共
通配線に接合する際に、スルーホールを形成する必要が
ないので、電気的信頼性を向上することができる。
(2)複数の半導体装置を多重構造に実装し、半導体チ
ップに対する信号配線、電源配線等の面付リードを1回
の熱処理でモジュール基板の共通配線に接合することが
できる構造にしたので、モジュール基板に複数の半導体
装置を自動的に実装する場合等において、その作業能率
を向上することができる。
ップに対する信号配線、電源配線等の面付リードを1回
の熱処理でモジュール基板の共通配線に接合することが
できる構造にしたので、モジュール基板に複数の半導体
装置を自動的に実装する場合等において、その作業能率
を向上することができる。
(3)前記(2)により、製品の熱履歴を最小にするこ
とにより、熱ストレスによる製品へのダメージを最小限
に押えることができる。これにより、信頼性が保たれる
。
とにより、熱ストレスによる製品へのダメージを最小限
に押えることができる。これにより、信頼性が保たれる
。
(4)前記(2)により、検査用ハンドラー等において
、その取扱いを容易にすることができる。
、その取扱いを容易にすることができる。
第1図は、本発明の一実施例の複数の半導体装置を塔載
した電子装置の概略構成を示す斜視図。 第2図は、第1図に示す■−■切断、線における断面図
、 第3図及び第4図は、従来の複数の半導体装置を塔載し
た電子装置の問題点を説明するための図である。 図中、1・・・モジュール基板、2・・・半導体装置、
3・・面付リードである。
した電子装置の概略構成を示す斜視図。 第2図は、第1図に示す■−■切断、線における断面図
、 第3図及び第4図は、従来の複数の半導体装置を塔載し
た電子装置の問題点を説明するための図である。 図中、1・・・モジュール基板、2・・・半導体装置、
3・・面付リードである。
Claims (2)
- 1.複数の面付パッケージ方式半導体装置を塔載する電
子装置であって、前記半導体装置を多重構造に実装し、
それらの面付リードを同時熱処理により実装基板に接合
して成ることを特徴とする電子装置。 - 2.前記複数の半導体装置は、実装基板の片側又は両側
に塔載されていることを特徴とする特許請求の範囲第1
項に記載の電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195364A JPS6352498A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195364A JPS6352498A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6352498A true JPS6352498A (ja) | 1988-03-05 |
Family
ID=16339945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61195364A Pending JPS6352498A (ja) | 1986-08-22 | 1986-08-22 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6352498A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0220055A (ja) * | 1988-07-07 | 1990-01-23 | Seiko Instr Inc | 多層icパッケージ |
JPH06177501A (ja) * | 1992-09-01 | 1994-06-24 | Samsung Electron Co Ltd | メモリモジュール |
-
1986
- 1986-08-22 JP JP61195364A patent/JPS6352498A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0220055A (ja) * | 1988-07-07 | 1990-01-23 | Seiko Instr Inc | 多層icパッケージ |
JPH0666410B2 (ja) * | 1988-07-07 | 1994-08-24 | セイコー電子工業株式会社 | 多層icパッケージ |
JPH06177501A (ja) * | 1992-09-01 | 1994-06-24 | Samsung Electron Co Ltd | メモリモジュール |
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