JPH0666410B2 - 多層ｉｃパッケージ - Google Patents
多層ｉｃパッケージInfo
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- JPH0666410B2 JPH0666410B2 JP63170136A JP17013688A JPH0666410B2 JP H0666410 B2 JPH0666410 B2 JP H0666410B2 JP 63170136 A JP63170136 A JP 63170136A JP 17013688 A JP17013688 A JP 17013688A JP H0666410 B2 JPH0666410 B2 JP H0666410B2
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- outer peripheral
- package
- lead terminal
- lead
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ICパッケージを多層化したパッケージ構造に
関するものである。
関するものである。
本発明は、複数のICを多層構造にパッケージできる多層
化したパッケージ構造であって、これにより、ICの入力
ビット数を８ビットから16ビットあるいは８ビットから
24ビットへと容易にビット数を変更でき得るパッケージ
に関するものである。
化したパッケージ構造であって、これにより、ICの入力
ビット数を８ビットから16ビットあるいは８ビットから
24ビットへと容易にビット数を変更でき得るパッケージ
に関するものである。
従来、パッケージを多層化する場合、セラミックなどで
第６図に示すように、IC11,12をセラミックパッケージ1
3,14に実装し、キャップ15,16をかぶせICを封止すると
ともに上段のセラミックパッケージ13の外周部に取り付
けられた、パッケージの厚み方向に延長されたリードフ
レーム17の足先端部17aを下部のセラミックパッケージ1
4のリードフレーム18の肩部18bに係合させ、この係合部
分をロウ付けあるいははんだ付けなどして、両者のパッ
ケージを２層化していた。
第６図に示すように、IC11,12をセラミックパッケージ1
3,14に実装し、キャップ15,16をかぶせICを封止すると
ともに上段のセラミックパッケージ13の外周部に取り付
けられた、パッケージの厚み方向に延長されたリードフ
レーム17の足先端部17aを下部のセラミックパッケージ1
4のリードフレーム18の肩部18bに係合させ、この係合部
分をロウ付けあるいははんだ付けなどして、両者のパッ
ケージを２層化していた。
しかし、このような従来の多層化パッケージの構造であ
ると、パッケージ全体が大型化してしまい使用上不便で
あった。すなわち、このようなパッケージを小型マイク
ロ基板に実装しようとすると、パッケージ自体が非常に
大きいので、デバイス全体が大きくなってしまう欠点が
あった。
ると、パッケージ全体が大型化してしまい使用上不便で
あった。すなわち、このようなパッケージを小型マイク
ロ基板に実装しようとすると、パッケージ自体が非常に
大きいので、デバイス全体が大きくなってしまう欠点が
あった。
従って、配線長（パッケージのリードフレームの長さな
ど）も長くなってしまって、ノイズなども乗り易く電気
特性上も不利益があった。
ど）も長くなってしまって、ノイズなども乗り易く電気
特性上も不利益があった。
本発明は、以上従来の欠点に着目し発明されたもので、
小型コンパクトに多層ICパッケージを得ることを目的と
している。
小型コンパクトに多層ICパッケージを得ることを目的と
している。
第１のICが実装される第１の基板と、この第１の基板の
外周部に取り付けられる第１のリード端子と、第２のIC
が実装される第２の基板と、この第２の基板の外周部に
取り付けられる第２のリードとより成り、前記第１のリ
ードは基板の厚み方向に延長され、第２のリードと対応
接触させて前記第２の基板を包囲するよう配置された多
層ICパッケージ。
外周部に取り付けられる第１のリード端子と、第２のIC
が実装される第２の基板と、この第２の基板の外周部に
取り付けられる第２のリードとより成り、前記第１のリ
ードは基板の厚み方向に延長され、第２のリードと対応
接触させて前記第２の基板を包囲するよう配置された多
層ICパッケージ。
すなわち、第1,第２の基板にそれぞれICをワイヤーボン
ディングorギャングボンディングなどの接合手段にて接
合し、封脂封止材により、IC部，接合部分を封止する。
そして、これらの基板外周部分にたとえば断面コ字形の
リード端子を取り付けるとともに、片方の基板のリード
端子を延長させ、他方の基板のリード端子に対応させな
がら、かつ接触するように寸法設定して、片方のリード
端子間に他方の基板を弾性的に包み込むあるいは挟み込
むことにより、両者を分解可能に一体的にすることがで
きる多層パッケージが得られる。
ディングorギャングボンディングなどの接合手段にて接
合し、封脂封止材により、IC部，接合部分を封止する。
そして、これらの基板外周部分にたとえば断面コ字形の
リード端子を取り付けるとともに、片方の基板のリード
端子を延長させ、他方の基板のリード端子に対応させな
がら、かつ接触するように寸法設定して、片方のリード
端子間に他方の基板を弾性的に包み込むあるいは挟み込
むことにより、両者を分解可能に一体的にすることがで
きる多層パッケージが得られる。
以下、本発明を添付図面に示す一実施例に基づいて説明
する。
する。
まず、第１図において、この実施例は本発明に係わる多
層ICパッケージ21,22をパッケージ用ソケット31に収納
する場合の例について説明したものである。
層ICパッケージ21,22をパッケージ用ソケット31に収納
する場合の例について説明したものである。
本多層ICパッケージ21,22は２層構造であって、第１のI
Cが実装された第１の基板210と、この基板210の外周部
にはんだあるいは導電性接着剤などで取り付けられた断
面コ字形の挟み込み部41aを有するリード端子41と、第
２のICが実装された第２の基板220と、この基板220の外
周部に前記第１の基板210と同様な接合手段により取り
付けられた断面コ字形の第２のリード端子51とより構成
されている。
Cが実装された第１の基板210と、この基板210の外周部
にはんだあるいは導電性接着剤などで取り付けられた断
面コ字形の挟み込み部41aを有するリード端子41と、第
２のICが実装された第２の基板220と、この基板220の外
周部に前記第１の基板210と同様な接合手段により取り
付けられた断面コ字形の第２のリード端子51とより構成
されている。
前記第１の基板210は方形に形成された、例えばガラス
エポキシ樹脂基板であって、第３図に示すように、基板
中央部に凹部21aを形成し、この部分に例えば８ビットE
PROMIC61が実装されている。このIC61は基板210の上面
に配置されたプリント配線のボンディングパターンと、
IC61のボンディングパッド61a（第４図参照）との間に
ワイヤー61bにより接続がとられており、IC61の出力，
入力端子は、基板210の外周部に設けられた、端子取り
付け用パターン21cに導かれている。
エポキシ樹脂基板であって、第３図に示すように、基板
中央部に凹部21aを形成し、この部分に例えば８ビットE
PROMIC61が実装されている。このIC61は基板210の上面
に配置されたプリント配線のボンディングパターンと、
IC61のボンディングパッド61a（第４図参照）との間に
ワイヤー61bにより接続がとられており、IC61の出力，
入力端子は、基板210の外周部に設けられた、端子取り
付け用パターン21cに導かれている。
すなわち、これらのパターン21cは、前記リード端子41
の形状に対応しており、このリード端子41の幅に合わせ
てパターン21cの幅が決められている。そして、前記リ
ード端子41の断面コ字形部を基板210の外周部のパター
ン21c部に挟み込むことにより、リード端子41を基板210
に仮固定するとともに、前記パターン21cにあらかじめ
塗布されていたペーストはんだ又は、はんだ槽の中に入
れられて付着させたはんだを熱を加えて溶かし、これに
よって、前記リード端子41を前記パターン21cにしっか
りとはんだ42で固定するようになっている。
の形状に対応しており、このリード端子41の幅に合わせ
てパターン21cの幅が決められている。そして、前記リ
ード端子41の断面コ字形部を基板210の外周部のパター
ン21c部に挟み込むことにより、リード端子41を基板210
に仮固定するとともに、前記パターン21cにあらかじめ
塗布されていたペーストはんだ又は、はんだ槽の中に入
れられて付着させたはんだを熱を加えて溶かし、これに
よって、前記リード端子41を前記パターン21cにしっか
りとはんだ42で固定するようになっている。
また、前記第２の基板220はほぼ前記第１の基板210の構
成と同様であり、同じ部分は対応符号をもって説明を簡
潔にする。この第２の基板220の場合、前記第２のリー
ド51が、前記第１のリード41と相違しており、前記第１
のリード41が基板210の厚み方向すなわち、基板210の下
面方向に延長されており、この延長部21dを有している
のに対し、この第２のリード51はこの延長部が無い点が
違っている。また、前記第２の基板220は前記第１の基
板210よりリード41の厚み分だけ平面寸法が小さくなっ
ている。
成と同様であり、同じ部分は対応符号をもって説明を簡
潔にする。この第２の基板220の場合、前記第２のリー
ド51が、前記第１のリード41と相違しており、前記第１
のリード41が基板210の厚み方向すなわち、基板210の下
面方向に延長されており、この延長部21dを有している
のに対し、この第２のリード51はこの延長部が無い点が
違っている。また、前記第２の基板220は前記第１の基
板210よりリード41の厚み分だけ平面寸法が小さくなっ
ている。
即ち、これらの第1,第２の基板210,220は組立状態で第
２図に示す断面図のようになる。この場合、第１の基板
210はこの基板の周囲に均等に等間隔に配置された第１
のリード41に包囲されており、この第１のリード41の延
長部21dの中に第２の基板220の外周部に設けられた第２
のリード51が、前記第１のリード41の内側面と接触させ
た状態でおさまるようになっており、この状態でこれら
第1,第２のリード41,51は互いに一致して重なるように
なっている。
２図に示す断面図のようになる。この場合、第１の基板
210はこの基板の周囲に均等に等間隔に配置された第１
のリード41に包囲されており、この第１のリード41の延
長部21dの中に第２の基板220の外周部に設けられた第２
のリード51が、前記第１のリード41の内側面と接触させ
た状態でおさまるようになっており、この状態でこれら
第1,第２のリード41,51は互いに一致して重なるように
なっている。
この場合、第1,第２の基板210,220のパターン配線はそ
れぞれの基板において、共通端子（IC61,62の共通出力
端子または共通入力端子）は、ICのパッドから第1,第２
のリード41,51まで配線が施されているが、非共通端子
（IC61,62それぞれ特有の出，入力端子）については、
それぞれのICのパッドからの配線はリード41,51が共通
しないように、例えば、ICのパッドからの配線が基板21
0上において、リード41まで行われた場合にはその部分
は、基板220においてはリード51は配線されないように
なっている。
れぞれの基板において、共通端子（IC61,62の共通出力
端子または共通入力端子）は、ICのパッドから第1,第２
のリード41,51まで配線が施されているが、非共通端子
（IC61,62それぞれ特有の出，入力端子）については、
それぞれのICのパッドからの配線はリード41,51が共通
しないように、例えば、ICのパッドからの配線が基板21
0上において、リード41まで行われた場合にはその部分
は、基板220においてはリード51は配線されないように
なっている。
そして、例えば第１のIC61に書き込みがまたは、読み出
しが行われている時は、第２のIC62はチップディスイネ
ーブルされているようにし、上下のICの時分割的に駆動
することにより、なるべくICの端子の共通化をはかっ
て、基板外周のリードを少なくするようになっている。
しが行われている時は、第２のIC62はチップディスイネ
ーブルされているようにし、上下のICの時分割的に駆動
することにより、なるべくICの端子の共通化をはかっ
て、基板外周のリードを少なくするようになっている。
以上、本実施例のICパッケージ21,22は、このようにし
て組立られ、ソケット31に収納される。収納状態は第２
図のようになる。すなわち、第１の基板210のリード41
は、ソケット内周部に弾性的に突出したバネ片32のバネ
力に抗して、押入れられ、弾性的に挟持される。
て組立られ、ソケット31に収納される。収納状態は第２
図のようになる。すなわち、第１の基板210のリード41
は、ソケット内周部に弾性的に突出したバネ片32のバネ
力に抗して、押入れられ、弾性的に挟持される。
これによって、前記ICパッケージ21,22は、ソケット内
四方に一連に設けられた内方に突出する前記バネ片32に
よりほぼ均等に挟持され、ソケット31内に収納される。
この状態で、前記第１のリード41のリード先端部21eは
矢印Ａ方向に押圧されるため、前記第２のリード51との
接触圧が高められて、接触抵抗を小さくして、電気的導
通を確実なものとすることができる。
四方に一連に設けられた内方に突出する前記バネ片32に
よりほぼ均等に挟持され、ソケット31内に収納される。
この状態で、前記第１のリード41のリード先端部21eは
矢印Ａ方向に押圧されるため、前記第２のリード51との
接触圧が高められて、接触抵抗を小さくして、電気的導
通を確実なものとすることができる。
なおこの場合、第1,第２の基板210,220の間隔保持のた
めのスペーサとしては、符号71に示した円筒状のねじピ
ンを使用するとよい。このねじピン71は、ねじ72a,71b
により基板210,220に取り付けられており、これにより
基板間隙間Ｂがねじピン71によって決まるようになって
いる。この場合、スペーサーのためだけにねじピン71が
使用されるようにしたい場合は、片方のねじ72bを省略
し、両第1,第２の基板210,220が常に自由に分解組立が
できるようにすることもできる。一般に、第1,第２の基
板210,220の第1,第２のリード41,51外周寸法が精度よく
作られている場合は、第２の基板220がしっくりと第１
基板210のリード41内に収納されることができ、あえて
２つねじ72a,72bを使って、第1,第２の基板210,220を強
固に結合する必要はない。特にICがEPROMの場合など、
前記封止剤は透明な紫外線透過可能なものとし、第1,第
２の基板210,220を容易に分解できる方が良いので片側
基板を第５図（リード端子の数は少なく書かれてい
る。）のようにするとよい。又、ねじピン71を用いず、
第1,第２のリード41,51同士をＣ部分で接触させて基板
間同士の隙間を設けるようにしてもよい。
めのスペーサとしては、符号71に示した円筒状のねじピ
ンを使用するとよい。このねじピン71は、ねじ72a,71b
により基板210,220に取り付けられており、これにより
基板間隙間Ｂがねじピン71によって決まるようになって
いる。この場合、スペーサーのためだけにねじピン71が
使用されるようにしたい場合は、片方のねじ72bを省略
し、両第1,第２の基板210,220が常に自由に分解組立が
できるようにすることもできる。一般に、第1,第２の基
板210,220の第1,第２のリード41,51外周寸法が精度よく
作られている場合は、第２の基板220がしっくりと第１
基板210のリード41内に収納されることができ、あえて
２つねじ72a,72bを使って、第1,第２の基板210,220を強
固に結合する必要はない。特にICがEPROMの場合など、
前記封止剤は透明な紫外線透過可能なものとし、第1,第
２の基板210,220を容易に分解できる方が良いので片側
基板を第５図（リード端子の数は少なく書かれてい
る。）のようにするとよい。又、ねじピン71を用いず、
第1,第２のリード41,51同士をＣ部分で接触させて基板
間同士の隙間を設けるようにしてもよい。
このように、本発明ICパッケージをソケット31に収納し
た状態において、第２図に示すように、板状のふた体81
が第１の基板210,220上にかぶせられる。この場合、ふ
た体81は基板210,220上面の封止剤と当たらないように
するために、凹部81aが設けられており、これによっ
て、ソケットが閉じられる。この状態でふた体81の下面
は、リード41上面と当接しており、ふた体81上面は、ソ
ケット31の上部端面とほぼ面一になる。
た状態において、第２図に示すように、板状のふた体81
が第１の基板210,220上にかぶせられる。この場合、ふ
た体81は基板210,220上面の封止剤と当たらないように
するために、凹部81aが設けられており、これによっ
て、ソケットが閉じられる。この状態でふた体81の下面
は、リード41上面と当接しており、ふた体81上面は、ソ
ケット31の上部端面とほぼ面一になる。
この状態において、更に、第１図に示すようにソケット
31の外周下面、コーナ部に設けた切欠部33に、金属板に
よって形成された外ふた体91のコーナ部に設けた腕91a,
91bの先端Ｌ字形部分92をひっかけることによって、外
ふた体91を前記ふた体81の上面に覆いかぶせる。
31の外周下面、コーナ部に設けた切欠部33に、金属板に
よって形成された外ふた体91のコーナ部に設けた腕91a,
91bの先端Ｌ字形部分92をひっかけることによって、外
ふた体91を前記ふた体81の上面に覆いかぶせる。
この状態において、外ふた体91に設けられた下方に曲が
る一対のばね片93,93により、前記ふた体81およびパッ
ケージ21,22は下方に所定のバネ力で押圧され、ソケッ
ト31内に安定した状態に収納されることとなる。
る一対のばね片93,93により、前記ふた体81およびパッ
ケージ21,22は下方に所定のバネ力で押圧され、ソケッ
ト31内に安定した状態に収納されることとなる。
なお、以上本発明の実施例においては、２層ICパッケー
ジの例を示したが、２層に限ることなく、同じ考え方に
よって前記第１の基板210の上に、更に第１の基板210よ
りリード厚分大きめの第３の基板を設けて、第１の基板
210と同様なリードを付けることにより、この第３の基
板を更に、第１の基板210の上に重ね、３層パッケージ
とすることができることは勿論であり、同様な考えに従
って、４層,5層と重ねることにより多重なパッケージを
得ることが可能なことは勿論である。また、基板はセラ
ミックでもよい。またICモールド樹脂は不透明でもかま
わない。
ジの例を示したが、２層に限ることなく、同じ考え方に
よって前記第１の基板210の上に、更に第１の基板210よ
りリード厚分大きめの第３の基板を設けて、第１の基板
210と同様なリードを付けることにより、この第３の基
板を更に、第１の基板210の上に重ね、３層パッケージ
とすることができることは勿論であり、同様な考えに従
って、４層,5層と重ねることにより多重なパッケージを
得ることが可能なことは勿論である。また、基板はセラ
ミックでもよい。またICモールド樹脂は不透明でもかま
わない。
以上本発明の構成によれば、第１の基板210の外周に設
けられたリード41内に第２の基板220を収納する構造に
したので構造的に小型化でき、ソケット内に収納可能な
コンパクトな多層パッケージを得ることができる。これ
によって、多層パッケージは、ソケットを介してコンパ
クトに実装基板にアセンブルすることが可能となる。
けられたリード41内に第２の基板220を収納する構造に
したので構造的に小型化でき、ソケット内に収納可能な
コンパクトな多層パッケージを得ることができる。これ
によって、多層パッケージは、ソケットを介してコンパ
クトに実装基板にアセンブルすることが可能となる。
また、ICから外部端子までの配線長さを短くすることが
できるので、外部ノイズの影響を受けにくいパッケージ
を得ることができる。
できるので、外部ノイズの影響を受けにくいパッケージ
を得ることができる。
更に、ガラエポ基板などのように安価な基板とすること
ができるので製造コストが安い。
ができるので製造コストが安い。
また、CPU支援ツールの１つであるピギーパッケージな
どのパッケージ部分に収納されるICを多層にして、ビッ
ト数を既存のICを用いてその倍のビットにするような場
合も極めて使用が容易であり、その効果は大きい。
どのパッケージ部分に収納されるICを多層にして、ビッ
ト数を既存のICを用いてその倍のビットにするような場
合も極めて使用が容易であり、その効果は大きい。
第１図〜第５図は本発明の一実施例を示すものである。
第１図は斜視図、第２図は部分組立断面図、第３図はパ
ッケージ部の組立断面図、第４図はパッケージをソケッ
トに組み込んだ状態の部分（１／４）平面図、第５図は
他の第１のパッケージの例を示すパッケージの斜視図、
第６図は従来の例を示すセラミックパッケージの組立断
面図である。 21……第１のパッケージ 22……第２のパッケージ 41……第１のリード 51……第２のリード 61……第１のIC 62……第２のIC 210……第１の基板 220……第２の基板
第１図は斜視図、第２図は部分組立断面図、第３図はパ
ッケージ部の組立断面図、第４図はパッケージをソケッ
トに組み込んだ状態の部分（１／４）平面図、第５図は
他の第１のパッケージの例を示すパッケージの斜視図、
第６図は従来の例を示すセラミックパッケージの組立断
面図である。 21……第１のパッケージ 22……第２のパッケージ 41……第１のリード 51……第２のリード 61……第１のIC 62……第２のIC 210……第１の基板 220……第２の基板
Claims (12)
- 【請求項１】第１のICが実装されている第１の基板と、
この第１の基板の外周部に取り付けられている第１のリ
ード端子と、前記第１のリード端子の厚み分だけ外周寸
法が小さく形成されて、第２のICが実装されている第２
の基板と、この第２の基板の外周部に取り付けられてい
る第２のリード端子とより成り、前記第１のリード端子
は第１および第２の基板の厚み方向に延長され、それぞ
れ前記第２のリード端子と対応して接触しながら前記第
２の基板を包囲するよう配置されたことを特徴とする多
層ICパッケージ。 - 【請求項２】内周部に突出したバネ片を有するソケット
に、第１のICが実装されている第１の基板と、この第１
の基板の外周部に取り付けられている第１のリード端子
と、前記第１のリード端子の厚み分だけ外周寸法が小さ
く形成されて、第２のICが実装されている第２の基板
と、この第２の基板の外周部に取り付けられている第２
のリード端子とより成り、前記第１のリード端子は第１
および第２の基板の厚み方向に延長され、それぞれ前記
第２のリード端子と対応して接触しながら前記第２の基
板を包囲するよう配置された一体物を収納したことを特
徴とする多層ICパッケージ。 - 【請求項３】内周部に突出したバネ片を有するソケット
に、第１のICが実装されている第１の基板と、この第１
の基板の外周部に取り付けられている第１のリード端子
と、前記第１のリード端子の厚み分だけ外周寸法が小さ
く形成されて，第２のICが実装されている第２の基板
と、この第２の基板の外周部に取り付けられている第２
のリード端子とより成り，前記第１のリード端子は第１
および第２の基板の厚み方向に延長され、それぞれ前記
第２のリード端子と対応して接触しながら前記第２の基
板を包囲するよう配置された一体物を収納したのち、前
記ソケットをふた体にて覆うことを特徴とする多層ICパ
ッケージ。 - 【請求項４】外ふた体をふた体の上面に覆い被せて、前
記ソケットの外周下面に前記外ふた体の腕部をひっかけ
ることにより前記ふた体と前記ソケットを一体化するこ
とを特徴とする特許請求の範囲第３項記載の多層ICパッ
ケージ。 - 【請求項５】第１、第２の基板外周部での第１および第
２のリード端子の断面形状はコ字形であることを特徴と
する特許請求の範囲第１、第２、第３および第４項記載
の多層ICパッケージ。 - 【請求項６】第１のリード端子の内側に第２の基板を包
み込むあるいは挟み込むように一体化したことを特徴と
する特許請求の範囲第１、第２、第３および第４項記載
の多層ICパッケージ。 - 【請求項７】第１、第２の基板中央部に凹部が形成され
ていることを特徴とする特許請求の範囲第１、第２、第
３および第４項記載の多層ICパッケージ。 - 【請求項８】第１のICおよび第２のICの端子取り付け用
パターンはそれぞれ第１および第２のリード端子の形状
に対応していることを特徴とする特許請求の範囲第１、
第２、第３および第４項記載の多層ICパッケージ。 - 【請求項９】第１、第２の基板外周部での第１および第
２のリード端子の断面形状コ字形の部分は第１、第２の
基板外周部でのパターン部を挟み込むでいることを特徴
とする特許請求の範囲第１、第２、第３および第４項記
載の多層ICパッケージ。 - 【請求項１０】第１および第２のリード端子が等間隔に
配置されていることを特徴とする特許請求の範囲第１、
第２、第３および第４項記載の多層ICパッケージ。 - 【請求項１１】第１、第２の基板の間隔保持のためにス
ペーサを用いることを特徴とする特許請求の範囲第１、
第２、第３および第４項記載の多層ICパッケージ。 - 【請求項１２】ICがEPROMであることを特徴とする特許
請求の範囲第１、第２、第３および第４項記載の多層IC
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170136A JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170136A JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220055A JPH0220055A (ja) | 1990-01-23 |
| JPH0666410B2 true JPH0666410B2 (ja) | 1994-08-24 |
Family
ID=15899328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170136A Expired - Lifetime JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666410B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1318546A4 (en) | 2000-07-19 | 2007-08-08 | Shindo Company Ltd | SEMICONDUCTOR COMPONENT |
| JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
| JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
| JP2005244641A (ja) * | 2004-02-26 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352498A (ja) * | 1986-08-22 | 1988-03-05 | 株式会社日立製作所 | 電子装置 |
-
1988
- 1988-07-07 JP JP63170136A patent/JPH0666410B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352498A (ja) * | 1986-08-22 | 1988-03-05 | 株式会社日立製作所 | 電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220055A (ja) | 1990-01-23 |
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