JP2504969Y2 - 半導体の実装構造 - Google Patents
半導体の実装構造Info
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- JP2504969Y2 JP2504969Y2 JP1991078993U JP7899391U JP2504969Y2 JP 2504969 Y2 JP2504969 Y2 JP 2504969Y2 JP 1991078993 U JP1991078993 U JP 1991078993U JP 7899391 U JP7899391 U JP 7899391U JP 2504969 Y2 JP2504969 Y2 JP 2504969Y2
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- Japan
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- semiconductor
- mounting structure
- wiring board
- package
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、フィルムキャリヤ（Ｔ
ＡＢ）を利用して、例えば半導体チップ等の電子部品を
配線基板上に実装する半導体の実装構造に関するもので
ある。
ＡＢ）を利用して、例えば半導体チップ等の電子部品を
配線基板上に実装する半導体の実装構造に関するもので
ある。
【０００２】
【従来の技術】従来より、ＩＣやＬＳＩ等の半導体チッ
プの高性能化にともない、著しく高密度の実装技術が要
求されるようになって来た。そこで近年、ＩＣチップ等
の高密度多端子を有する半導体チップ等の電子部品を高
い信頼性で配線基板上に接続する技術として、フィルム
キャリヤ（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）を利用して電子部品を印刷配線基板上に
高密度表面実装する実装技術が開発され実用されるよう
になってきている。
プの高性能化にともない、著しく高密度の実装技術が要
求されるようになって来た。そこで近年、ＩＣチップ等
の高密度多端子を有する半導体チップ等の電子部品を高
い信頼性で配線基板上に接続する技術として、フィルム
キャリヤ（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）を利用して電子部品を印刷配線基板上に
高密度表面実装する実装技術が開発され実用されるよう
になってきている。
【０００３】
【考案が解決しようとする課題】しかしながら、上述し
た従来の実装技術において、複数個の半導体チップを基
板上に表面実装させた際には、当然ながらその複数個分
の面積を必要とすることになる。特に、例えば液晶パネ
ル・ＩＣカード・電卓等の比較的制限された一定の実装
面積内に半導体チップを実装した場合には、その実装で
きる半導体チップの個数が制限される（個数が少なくな
る）という問題があった。更に、上記複数個を各々別個
にその端子（リード部）を、例えば半田付けでもって基
板上に実装するため、作業時間がかかり実装能率が悪い
という欠点があった。
た従来の実装技術において、複数個の半導体チップを基
板上に表面実装させた際には、当然ながらその複数個分
の面積を必要とすることになる。特に、例えば液晶パネ
ル・ＩＣカード・電卓等の比較的制限された一定の実装
面積内に半導体チップを実装した場合には、その実装で
きる半導体チップの個数が制限される（個数が少なくな
る）という問題があった。更に、上記複数個を各々別個
にその端子（リード部）を、例えば半田付けでもって基
板上に実装するため、作業時間がかかり実装能率が悪い
という欠点があった。
【０００４】従って、本考案は上記した事情を考慮して
なされたもので、複数個の電子部品を配線基板上に表面
実装させた際の実装面積を小さくすることができ、言い
換えれば多数の電子部品を実装でき著しく高密度の表面
実装が可能になると共に、更に、半田付け等の作業時間
を短縮させ作業能率を向上させる半導体の実装構造を提
供することを目的とするものである。
なされたもので、複数個の電子部品を配線基板上に表面
実装させた際の実装面積を小さくすることができ、言い
換えれば多数の電子部品を実装でき著しく高密度の表面
実装が可能になると共に、更に、半田付け等の作業時間
を短縮させ作業能率を向上させる半導体の実装構造を提
供することを目的とするものである。
【０００５】
【課題を解決するための手段】本考案は、半導体の実装
構造であって、半導体チップをフィルムキャリヤにより
ＴＡＢパッケージを形成し、配線基板上に複数積層して
実装し、各ＴＡＢパッケージの半導体チップ位置は平面
視において重ならない互いにずれた位置になすと共に、
側面視においてその厚み方向位置が互いに重なる部分を
有する位置とし、かつ各ＴＡＢパッケージのアウターリ
ードは配線基板上に夫々交互に配置したことを特徴とす
る半導体の実装構造である。
構造であって、半導体チップをフィルムキャリヤにより
ＴＡＢパッケージを形成し、配線基板上に複数積層して
実装し、各ＴＡＢパッケージの半導体チップ位置は平面
視において重ならない互いにずれた位置になすと共に、
側面視においてその厚み方向位置が互いに重なる部分を
有する位置とし、かつ各ＴＡＢパッケージのアウターリ
ードは配線基板上に夫々交互に配置したことを特徴とす
る半導体の実装構造である。
【０００６】
【実施例】以下、本考案に係る半導体の実装構造の好適
一実施例を図面に基づいて説明する。図１は本実施例に
おける半導体の実装構造を示す全体斜視図、図２は同実
装構造の縦断面図、図３はフィルムキャリヤ（ＴＡＢ）
型半導体の構造を示す平面図である。
一実施例を図面に基づいて説明する。図１は本実施例に
おける半導体の実装構造を示す全体斜視図、図２は同実
装構造の縦断面図、図３はフィルムキャリヤ（ＴＡＢ）
型半導体の構造を示す平面図である。
【０００７】まず、フィルムキャリヤ（ＴＡＢ）型半導
体の構造は図３に示す如く、搬送及び位置決め用スプロ
ケットホール（１１）と、半導体チップ（１）が入る開
孔部であるデバイスホール（１９）及びＯＬＢ用ホール
（２０）を有するポリイミド等の絶縁フィルム上に、銅
等の金属箔を接着し、金属箔をエッチング等により所望
の形状のリード（インナーリード（１５），アウターリ
ード（１６））と電気選別のためのパッド（１４）とを
形成してフィルムキャリヤテープ（１０）を製造する。
また、半導体チップ（１）の電極端子上に金属突起物で
あるバンプ（６）（図２参照）を形成する。なお、リー
ド（１５）（１６）の変形防止用として、絶縁フィルム
の枠であるサスペンダ（１２）及び連結用のサスペンダ
支持枠（２１）が、予めフィルムキャリヤテープ（１
０）に設けられている。
体の構造は図３に示す如く、搬送及び位置決め用スプロ
ケットホール（１１）と、半導体チップ（１）が入る開
孔部であるデバイスホール（１９）及びＯＬＢ用ホール
（２０）を有するポリイミド等の絶縁フィルム上に、銅
等の金属箔を接着し、金属箔をエッチング等により所望
の形状のリード（インナーリード（１５），アウターリ
ード（１６））と電気選別のためのパッド（１４）とを
形成してフィルムキャリヤテープ（１０）を製造する。
また、半導体チップ（１）の電極端子上に金属突起物で
あるバンプ（６）（図２参照）を形成する。なお、リー
ド（１５）（１６）の変形防止用として、絶縁フィルム
の枠であるサスペンダ（１２）及び連結用のサスペンダ
支持枠（２１）が、予めフィルムキャリヤテープ（１
０）に設けられている。
【０００８】次に、フィルムキャリヤテープ（１０）の
インナーリード（１５）と半導体チップ（１）のバンプ
（６）とを熱圧着法又は共晶法等によりインナーリード
ボンディング（ＩＬＢ）し、フィルムキャリヤテープに
装着された状態で電気選別用パッド（１４）上に接触子
を接触させて半導体チップ（１）の電気選別及びバイア
ス試験を実施する。これにより、フィルムキャリヤ型半
導体装置が完成する。なお、信頼性向上及び機械的保護
のため、樹脂（１７）をポッテングして樹脂封止を行っ
ている。
インナーリード（１５）と半導体チップ（１）のバンプ
（６）とを熱圧着法又は共晶法等によりインナーリード
ボンディング（ＩＬＢ）し、フィルムキャリヤテープに
装着された状態で電気選別用パッド（１４）上に接触子
を接触させて半導体チップ（１）の電気選別及びバイア
ス試験を実施する。これにより、フィルムキャリヤ型半
導体装置が完成する。なお、信頼性向上及び機械的保護
のため、樹脂（１７）をポッテングして樹脂封止を行っ
ている。
【０００９】そして、上記したフィルムキャリヤ型半導
体装置を配線基板（２）に実装するために、アウターリ
ード（１６）を所定の長さ（例えばＡ線の部分で所定形
状）に切断し、ＴＡＢパッケージ（５）を形成する。
体装置を配線基板（２）に実装するために、アウターリ
ード（１６）を所定の長さ（例えばＡ線の部分で所定形
状）に切断し、ＴＡＢパッケージ（５）を形成する。
【００１０】次いで、本実施例では図１及び図２に示す
ように、上記の如く形成されたＴＡＢパッケージ（５）
を配線基板（２）の厚さ方向に複数積層して実装するも
のであり、複数のＴＡＢパッケージ（５）のアウターリ
ード（１６）が夫々交互且つ直線上（列状）に配置され
た構成をなしている。そして、このアウターリード（１
６）を配線基板（２）の導電パターンにアウターリード
ボンディング（ＯＬＢ）する。
ように、上記の如く形成されたＴＡＢパッケージ（５）
を配線基板（２）の厚さ方向に複数積層して実装するも
のであり、複数のＴＡＢパッケージ（５）のアウターリ
ード（１６）が夫々交互且つ直線上（列状）に配置され
た構成をなしている。そして、このアウターリード（１
６）を配線基板（２）の導電パターンにアウターリード
ボンディング（ＯＬＢ）する。
【００１１】なお、上記ＯＬＢの工程はＩＬＢ工程と同
様に加圧ツールにより、リードを加圧加熱して実施する
もので、接合は熱圧着法又は共晶法又は半田を使用した
ろう付け等により実施される。
様に加圧ツールにより、リードを加圧加熱して実施する
もので、接合は熱圧着法又は共晶法又は半田を使用した
ろう付け等により実施される。
【００１２】また、上記の構成により、ＴＡＢパッケー
ジ（５）はその数に拘わらず、配線基板（２）上にリー
ド部（１６）が交互に配置された直線状（列状）に構成
されているため、基板（２）とのボンディングは１回の
工程で可能となり、製造工程が迅速に行える利点があ
る。特に、本実施例の構成においては、積層する複数の
半導体チップ（１）は夫々同一種類のチップに限定され
るものではなく、異種混合（多種混合）のチップを積層
することが可能となる。
ジ（５）はその数に拘わらず、配線基板（２）上にリー
ド部（１６）が交互に配置された直線状（列状）に構成
されているため、基板（２）とのボンディングは１回の
工程で可能となり、製造工程が迅速に行える利点があ
る。特に、本実施例の構成においては、積層する複数の
半導体チップ（１）は夫々同一種類のチップに限定され
るものではなく、異種混合（多種混合）のチップを積層
することが可能となる。
【００１３】以上、本考案の好適一実施例について詳細
に説明したが、本考案はこれに限定されるものではな
く、本考案の範囲を逸脱することなく種々の修正が可能
であることは明白である。
に説明したが、本考案はこれに限定されるものではな
く、本考案の範囲を逸脱することなく種々の修正が可能
であることは明白である。
【００１４】例えば、ＴＡＢパッケージ（５）の数は本
実施例のような２枚（２段）に限ったものではなく、複
数のものに適用できることは勿論である。また、ＴＡＢ
パッケージ（５）のアウターリード（１６）は、図１の
ように１本づつを夫々交互に配置したものに限らず、２
本づつあるいは複数づつを交互に配置しても良い。ま
た、上記実施例においては、リード部（１６）が半導体
チップ（１）の周側４辺から出ている略正方形のパッケ
ージの場合について述べたが、これに限らず、周側２辺
からリード部が出ている長方形のパッケージに対して
も、本考案が適用できることは勿論である。
実施例のような２枚（２段）に限ったものではなく、複
数のものに適用できることは勿論である。また、ＴＡＢ
パッケージ（５）のアウターリード（１６）は、図１の
ように１本づつを夫々交互に配置したものに限らず、２
本づつあるいは複数づつを交互に配置しても良い。ま
た、上記実施例においては、リード部（１６）が半導体
チップ（１）の周側４辺から出ている略正方形のパッケ
ージの場合について述べたが、これに限らず、周側２辺
からリード部が出ている長方形のパッケージに対して
も、本考案が適用できることは勿論である。
【００１５】更に、本実施例の他の例として、図４及び
図５に示す如く、ＴＡＢパッケージ（５ａ）の半導体チ
ップ（１）を中心位置よりずらして互いに異なる配置に
形成し、例えば、一段目のＴＡＢパッケージを表向き
（半導体チップを上向き）、そして二段目のＴＡＢパッ
ケージを裏向き（半導体チップを下向き）に実装するこ
とにより、積層した厚み寸法をより薄くできる利点があ
る。なお、これら図４及び図５のＴＡＢパッケージ（５
ａ）において、符号は前述した実施例と同一のため、こ
こでの説明は省略した。
図５に示す如く、ＴＡＢパッケージ（５ａ）の半導体チ
ップ（１）を中心位置よりずらして互いに異なる配置に
形成し、例えば、一段目のＴＡＢパッケージを表向き
（半導体チップを上向き）、そして二段目のＴＡＢパッ
ケージを裏向き（半導体チップを下向き）に実装するこ
とにより、積層した厚み寸法をより薄くできる利点があ
る。なお、これら図４及び図５のＴＡＢパッケージ（５
ａ）において、符号は前述した実施例と同一のため、こ
こでの説明は省略した。
【００１６】以上の如く本実施例によれば、半導体チッ
プ（１）をフィルムキャリヤによりＴＡＢパッケージ
（５）を形成し、配線基板（２）上に複数積層して実装
したことにより、複数個の半導体チップ（１）を配線基
板（２）上に表面実装させた際の実装面積を小さくする
ことができ、言い換えれば多数の半導体チップ（１）を
実装することができ、著しく高密度の表面実装が可能と
なる。更に、ＴＡＢパッケージ（５）のアウターリード
（１６）が配線基板（ ）上に夫々交互に配置されてい
ることにより、半田付け等の作業時間を短縮させ作業能
率を向上させることができる利点がある。更に、上記Ｔ
ＡＢパッケージ（５）に形成された多数のアウターリー
ド（１６）は、該パッケージ（５）の四隅近傍及び／又
は四辺に相対的に均一に配置されているので（図１参
照）、ＴＡＢパッケージ（５）の自重を基板（２）上に
均等に分散することができ、極薄のＴＡＢパッケージ
（５）を複数積層することが容易に行えるものである。
なお、相対的に均一とは、均一平等に分配されている配
置とほぼ同等の効果をもたらすよう、アウターリードを
分散配置し基板を支持している状態をいう。更に、ＴＡ
Ｂパッケージ（５ａ）の半導体チップ（１）を中心位置
よりずらして互いに異なる配置に形成して実装すること
により、積層した厚み寸法をより薄くできる利点があ
る。
プ（１）をフィルムキャリヤによりＴＡＢパッケージ
（５）を形成し、配線基板（２）上に複数積層して実装
したことにより、複数個の半導体チップ（１）を配線基
板（２）上に表面実装させた際の実装面積を小さくする
ことができ、言い換えれば多数の半導体チップ（１）を
実装することができ、著しく高密度の表面実装が可能と
なる。更に、ＴＡＢパッケージ（５）のアウターリード
（１６）が配線基板（ ）上に夫々交互に配置されてい
ることにより、半田付け等の作業時間を短縮させ作業能
率を向上させることができる利点がある。更に、上記Ｔ
ＡＢパッケージ（５）に形成された多数のアウターリー
ド（１６）は、該パッケージ（５）の四隅近傍及び／又
は四辺に相対的に均一に配置されているので（図１参
照）、ＴＡＢパッケージ（５）の自重を基板（２）上に
均等に分散することができ、極薄のＴＡＢパッケージ
（５）を複数積層することが容易に行えるものである。
なお、相対的に均一とは、均一平等に分配されている配
置とほぼ同等の効果をもたらすよう、アウターリードを
分散配置し基板を支持している状態をいう。更に、ＴＡ
Ｂパッケージ（５ａ）の半導体チップ（１）を中心位置
よりずらして互いに異なる配置に形成して実装すること
により、積層した厚み寸法をより薄くできる利点があ
る。
【００１７】
【考案の効果】以上詳細に説明したように、本考案によ
れば、複数個の電子部品を配線基板上に表面実装させた
際の実装面積を小さくできる上に、複数の積層した厚み
寸法を可及的に薄くできる利点がある。また、その上に
アウターリードの基板上での位置が揃っているので半田
付け等の作業時間を短縮できる利点もある。
れば、複数個の電子部品を配線基板上に表面実装させた
際の実装面積を小さくできる上に、複数の積層した厚み
寸法を可及的に薄くできる利点がある。また、その上に
アウターリードの基板上での位置が揃っているので半田
付け等の作業時間を短縮できる利点もある。
【図１】 本考案に係る半導体の実装構造の一実施例を
示す全体斜視図。
示す全体斜視図。
【図２】 上記図１における実装構造の縦断面図。
【図３】 フィルムキャリヤ（ＴＡＢ）型半導体の構造
を示す平面図。
を示す平面図。
【図４】 本考案の他の実施例を示す半導体の実装構造
の全体斜視図。
の全体斜視図。
【図５】 上記図４における実装構造の縦断面図。
（１） 半導体チップ （２） 配線基板 （５）（５ａ） ＴＡＢパッケージ （１６） アウターリード
Claims (1)
- 【請求項１】半導体の実装構造であって、半導体チップ
をフィルムキャリヤによりＴＡＢパッケージを形成し、
配線基板上に複数積層して実装し、各ＴＡＢパッケージ
の半導体チップ位置は平面視において重ならない互いに
ずれた位置になすと共に、側面視においてその厚み方向
位置が互いに重なる部分を有する位置とし、かつ各ＴＡ
Ｂパッケージのアウターリードは配線基板上に夫々交互
に配置したことを特徴とする半導体の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991078993U JP2504969Y2 (ja) | 1991-09-30 | 1991-09-30 | 半導体の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991078993U JP2504969Y2 (ja) | 1991-09-30 | 1991-09-30 | 半導体の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0531257U JPH0531257U (ja) | 1993-04-23 |
| JP2504969Y2 true JP2504969Y2 (ja) | 1996-07-24 |
Family
ID=13677425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991078993U Expired - Lifetime JP2504969Y2 (ja) | 1991-09-30 | 1991-09-30 | 半導体の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504969Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2603636B2 (ja) * | 1987-06-24 | 1997-04-23 | 株式会社日立製作所 | 半導体装置 |
| JPH02290048A (ja) * | 1989-02-15 | 1990-11-29 | Matsushita Electric Ind Co Ltd | 積層型半導体の実装方法 |
| JPH0521703A (ja) * | 1991-07-11 | 1993-01-29 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-09-30 JP JP1991078993U patent/JP2504969Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531257U (ja) | 1993-04-23 |
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