KR100459970B1 - 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기 - Google Patents

반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기 Download PDF

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유자와히데키
사쿠라이가즈노리
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세이코 엡슨 가부시키가이샤
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Abstract

반도체 장치의 제조 방법은 도전선(16)을 반도체 소자(10)의 복수 전극(12)중 어느 전극에 본딩하는 제 1 공정과, 본딩된 도전선(16)을, 그 일부를 전극(12)에 남겨 절단하는 제 2 공정과, 전극(12)에 남겨진 도전선(16)의 일부를 가압하여, 머리부(26) 및 대좌부(28)로 이루어지는 범프(24)를 형성하는 제 3 공정과, 리드(32)를 범프(24)에 본딩하는 제 4 공정을 포함하며, 범프(24)의 대좌부(28)의 상면과 머리부(26)의 상면과의 간격 D가 0＜D≤6μm이다.

Description

반도체 장치 및 그 제조방법과, 회로기판 및 전자기기 {Semiconductor device and method of fabrication thereof, circuit board, and electronic equipment}
본 발명은 반도체 장치 및 그 제조방법과, 회로기판 및 전자기기에 관한 것이다.
와이어 본딩의 기술을 이용하여 반도체 소자의 전극에 범프(bump)를 형성하는 방법이 공지되어 있다. 예를 들면, 일본 특허 공개소 57-163919호 공보에는, 캐필러리(capillary)를 사용하여 전극에 와이어를 본딩하고, 그 다음 와이어를 떼어냄(분리시킴)으로써, 전극에 와이어의 잔편을 남겨 이것을 범프로 하는 방법이 기재되어 있다. 이 방법에 의하면, 도금을 중첩하는 것보다도, 범프를 빠르게 형성할 수가 있다.
그러나, 와이어를 떼어내어서 형성한 범프는 평평한 상단면이 충분하게 확보되지 않기 때문에, 반도체 소자를 기판에 페이스 다운 본딩(face down bonding)할 때에는 문제가 없지만, 범프에 리드(lead)를 본딩할 때에 접합 정밀도가 뒤떨어진다는 문제가 있었다. 즉, 범프의 상단면이 산형상으로 되거나, 평탄한 영역이 있다고 해도 작은 면적이기 때문에, 리드와의 접합 면적이 충분하지 않고, 리드가 범프로부터 흘러 내리는 경우가 있었다.
본 발명은 이러한 문제점을 해결하는 것으로, 그 목적은 용이하게 형성할 수 있음과 동시에, 리드와의 적절한 접합이 가능한 범프를 갖는 반도체 장치 및 그 제조방법과, 회로기판 및 전자기기를 제공하는 것에 있다.
(1) 본 발명에 관계되는 반도체 장치의 제조방법은 도전선을 반도체 소자의 복수 전극중 어느 전극에 본딩하는 제 1 공정과,
상기 본딩된 도전선을, 그 일부를 상기 전극에 남겨 절단하는 제 2 공정과,
상기 전극에 남겨진 상기 도전선의 일부를 가압하여, 상기 전극에 접촉하는 대좌부와 상기 대좌부보다도 폭이 작은 머리부로 이루어지는 범프를 형성하는 제 3 공정과,
상기 범프와 리드를 본딩하는 제 4 공정을 포함하며,
상기 제 3 공정에서, 상기 범프의 상기 대좌부의 상면과 상기 머리부의 상면과의 간격 D를, O＜D≤6μm으로 한다.
본 발명에 의하면, 도전선을 전극에 본딩하여, 그 일부를 전극에 남겨 절단하여, 이것을 가압하는 것만으로 범프를 형성할 수 있다. 이 공정은 도금에 의해서 범프를 형성하는 공정과 비교하여, 짧은 시간에 실행할 수 있다. 또한, 본 발명으로서는, 범프의 대좌부 상면과 머리부 상면과의 간격 D에 대해서, 0＜D≤6μm으로 되어 있다. 여기서, D≠0이라는 것은, 전극에 남겨진 도전선의 일부를 머리부가 없게 될 정도로 완전히 눌러 크러싱되지 않아도 된다는 것을 의미한다. 따라서, 도전선의 일부를 가압할 때에 반도체 소자에 주는 충격을 작게 할 수 있다. 또한, D≤6으로 하는 것으로, 범프 머리부의 폭에 관계하지 않고, 리드의 본딩의 품질이 일정하게 된다. 이것에 의해, 리드를 위치 정밀도가 좋게 접합할 수가 있다.
(2) 이 반도체 장치의 제조방법에 있어서,
상기 범프 대좌부의 폭 A와, 상기 범프 머리부의 폭 B와, 상기 리드의 폭 C는, C＞(A-B)/2의 관계로 된다.
(3) 이 반도체 장치의 제조방법에 있어서,
상기 제 3 공정전에, 상기 제 1 공정 및 제 2 공정을 반복하여, 복수 전극의 각각 상기 도전선의 일부를 설치하며,
상기 제 3 공정에서는, 복수의 전극에 남겨진 상기 도전선의 일부를 동시에 가압하여 복수의 범프를 동시에 형성해도 된다.
이것에 의하면, 복수의 범프를 동시에 형성할 수 있기 때문에, 그 공정을 한층더 단축할 수 있다.
(4) 이 반도체 장치의 제조방법에 있어서,
상기 리드는 기판에 형성된 개구부 내측에 돌출하여 형성되며,
상기 제 4 공정에서, 상기 범프는 상기 개구부내에 배치되어, 상기 개구부내에서 상기 리드를 상기 범프에 본딩해도 된다.
(5) 이 반도체 장치의 제조방법에 있어서,
상기 리드는 기판상에 형성되며,
상기 제 4 공정에서, 상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시켜, 상기 반도체 소자를 페이스 다운 본딩해도 된다.
(6) 이 반도체 장치의 제조방법에 있어서,
상기 제 4 공정에서, 접착제에 도전입자가 분산되어 이루어지는 이방성 도전재료를 통하여, 상기 범프와 상기 리드를 본딩해도 된다.
(7) 본 발명에 관계한 반도체 장치는 복수의 전극을 갖는 반도체 소자와,
각각의 전극에 설치되며, 상기 전극에 접촉하는 대좌부와, 상기 대좌부보다도 폭이 작은 머리부로 이루어지는 범프와,
상기 범프에 본딩된 리드와,
상기 리드가 형성된 기판을 포함하고,
상기 범프의 상기 대좌부의 상면과 상기 머리부의 상면과의 간격 D가, 0＜D≤6μm이다.
본 발명에 의하면, 범프에 있어서의 대좌부보다도 폭이 작은 머리부에 리드가 본딩된다. 여기서, 범프의 대좌부 상면과 머리부 상면과의 간격 D에 대해서, D≤6으로 하는 것으로, 범프의 머리부의 폭에 관계하지 않고, 리드의 본딩의 품질이 일정하게 된다. 이것에 의해, 리드를 위치 정밀도가 좋게 접합할 수 있다.
(8) 이 반도체 장치에 있어서,
상기 범프의 대좌부의 폭 A와, 상기 범프의 머리부의 폭 B와, 상기 리드의 폭 C는 C＞(A-B)/2의 관계로 된다.
(9) 이 반도체 장치에 있어서,
상기 기판에는 개구부가 형성되며,
상기 리드는 상기 기판에 형성된 상기 개구부의 내측에 돌출하여 형성되고,
상기 범프와 상기 리드는 상기 개구부내에서 본딩되어 있어도 좋다.
(10) 이 반도체 장치에 있어서,
상기 리드는 기판에 형성되며,
상기 제 4 공정에서, 상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시켜, 상기 반도체 소자가 페이스 다운 본딩되어 있어도 좋다.
(11) 이 반도체 장치에 있어서,
상기 범프와 상기 리드는, 접착제에 도전입자가 분산되어 이루어지는 이방성 도전재료를 통하여 본딩되어 있어도 좋다.
(12) 본 발명에 관계되는 회로기판에는 상기 반도체 장치가 실장되어 있다.
(13) 본 발명에 관계되는 전자기기는 상기 반도체 장치를 갖는다.
도 1a 내지 도 1c는 본 발명의 제 1 실시형태에 있어서의 도전선 본딩 공정을 설명하는 도면.
도 2a 및 도 2b는 본 발명의 제 1 실시형태에 있어서의 범프의 형성 방법을 설명하는 도면.
도 3은 본 발명의 제 1 실시형태에 있어서의 범프의 확대도.
도 4a 및 도 4b는 본 발명의 제 1 실시형태에 있어서의 리드의 본딩 공정을 도시하는 도면.
도 5는 본 발명의 제 1 실시형태에 있어서의 리드와 범프와의 관계를 도시하는 도면.
도 6은 본 발명의 제 1 실시형태에 관계되는 반도체 장치를 도시하는 도면.
도 7은 본 발명을 적용한 제 2 실시형태에 관계되는 반도체 장치를 도시하는 도면.
도 8은 본 발명을 적용한 제 3 실시형태에 관계되는 반도체 장치를 도시하는도면.
도 9는 본 발명의 실시형태에 관계되는 회로 기판을 도시하는 도면.
도 10은 본 발명에 관계되는 방법을 적용하여 제조된 반도체 장치를 구비하는 전자기기를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 소자 12 : 전극
14 : 캐필러리 16 : 도전선
17 : 볼 18 : 클램퍼
24 : 범프 26 : 머리부
28 : 대좌부
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다. 본 발명에 관계되는 반도체 장치의 제조방법에 있어서, 리드와 범프와의 접합 방법은 상관없다. 접합 방법으로서, 예를 들면, TAB(Tape Automated Bonding), 플립 칩 본딩, 예를 들면 COF(Chip 0n Film) 및 COG(Chip 0n Glass) 등을 포함하는 페이스 다운 본딩, 이방성 도전재료를 사용한 본딩 등을 들 수 있다.
또한, 본 발명에 관한 반도체 장치의 패키지 형태는 T-BGA(Tape Ball Grid Array)를 포함하는 BGA(Ball Grid Array), T-CSP(Tape Chip Size/Scale Package)를 포함하는 CSP(Chip Size/Scale Package), TAB 접합 기술을 이용하여 더욱 패키지화한 TCP(Tape Carrier Package) 등의 어느 것인가를 적용해도 된다. 이들 중, 본 발명의 적용에 적합한 것은, T-BGA나 TCP와 같은 리드가 기재(테이프)로부터 돌출하여 자유단으로 되어 있으며, 접합 방법으로서는 툴을 사용하여 접합시키는 것이다.
(제 1 실시형태)
도 1a 내지 도 6은 본 발명을 적용한 제 1 실시형태를 설명하는 도면이다. 본 실시형태에 관계되는 반도체 장치의 제조방법으로서는, TAB 기술이 적용된다. 그리고, T-BGA 패키지를 적용한 반도체 장치를 제조한다.
도 1a 내지 도 2b는 반도체 소자의 전극에 범프를 형성하는 공정을 도시하는 도면이다. 우선, 도 1a에 도시되는 바와 같이, 1개 또는 복수의 전극(12)이 형성된 반도체 소자(반도체 칩)(10)를 준비한다. 각 전극(12)은 예를 들면 알루미늄 등으로 반도체 소자(10)의 능동소자의 형성면에 얇고 평평하게 형성되어 있는 것이 많지만, 범프의 형상을 하지 않으면 특히 측면 또는 종단면의 형상은 한정되지 않으며, 반도체 소자(10)의 면과 면으로 되어 있어도 유리하다. 또한, 전극(12)의 평면형상도 특별하게 한정되지 않고, 원형 또는 직사각형이라도 된다.
이러한 반도체 소자(10)에 있어서의 전극(12)이 형성된 면의 측에, 캐필러리(14)를 배치한다. 캐필러리(14)에는, 와이어 등의 도전선(16)이 끼워져 통하고 있다. 도전선(16)은 금, 동 또는 알루미늄 등으로 구성되는 것이 많지만, 도전성의 재료이면 특별히 한정되지 않는다. 도전선(16)에는 캐필러리(14)의 외측에 볼(17)이 형성되어 있다. 볼(17)은 도전선(16)의 선단에 예를 들면 전기 토치에 의해서 고전압의 방전을 실행하여 형성된다.
그리고, 캐필러리(14)를 어느 한 전극(12)의 윗쪽에 배치하여, 볼(17)을 어느 한 전극(12)의 윗쪽에 배치한다. 클램퍼(18)를 개방하여, 캐필러리(14)를 하강시켜, 전극(12)에 볼(17)을 가압한다. 볼(17)을 일정한 압력으로 가압하여 전극(12)에 압착을 행하고 있는 사이에 초음파나 열 등을 인가한다. 이렇게 해서, 도 1b에 도시되는 바와 같이, 도전선(16)이 전극(12)에 본딩된다.
그리고, 클램퍼(18)를 폐쇄하여 도전선(16)을 유지하며, 도 1c에 도시되는 바와 같이, 캐릴러리(14) 및 클램퍼(18)를 동시에 상승시킨다. 이렇게 해서, 도전선(16)은 떼어내어서, 볼(17)을 포함하는 부분이 전극(12)상에 남는다. 범프를 형성할 필요가 있는 전극(12)이 복수인 경우에는, 이상의 공정을 복수의 전극(12)에 대해서 반복하여 실행할 수 있다.
또, 전극(12)상에 남은 도전선(16)의 일부[볼(17)을 포함]는 압착된 볼(17)상에서 볼록형상으로 되어 있지만, 그 상단면의 면적이 작고 평평하게 되어 있지 않은 것이 많다.
그래서, 도 2a 및 도 2b에 도시되는 공정을 실행한다. 즉, 도 2a에 도시되는 바와 같이, 전극(12) 상에 본딩된 도전선(16)의 일부[볼(17)을 포함]가 남겨진 반도체 소자(10)를 대(臺)(20)의 위에 적재하여, 도 2b에 도시되는 바와 같이, 가압지그(22)에 의해서 도전선(16)의 일부[볼(17)을 포함]를 크러싱한다. 또, 본 실시형태로서는, 복수의 전극(12)상에 남겨진 도전선(16)의 일부를 동시에 크러싱하지만, 하나의 전극(12)마다 도전선(16)의 일부[볼(17)을 포함한다]를 크러싱(crushing)해도 된다.
이렇게 해서, 도 2b에 확대하여 도시되는 바와 같이, 각 전극(12)상에 범프(24)가 형성된다. 범프(24)는 머리부(26) 및 대좌부(28)로 구성되어 있다. 대좌부(28)는 볼(17)이 크러싱되어 형성된 부분으로 머리부(26)보다도 넓은 면적으로 전극(12)에 접합되어 있다. 머리부(26)는 절단된 도전선(16)의 일부가 크러싱되어 형성된 부분으로서, 대좌부(28)보다도 평면시에 있어서 작게 되어 있다. 또한, 머리부(26)는 가압지그(22)에 의해서 크러싱된 것으로 상단면이 평탄으로 되어 있다.
도 3은 범프(24)의 확대도이다. 범프(24)의 대좌부(28) 상면과 범프(24)의 머리부(26) 상면과의 사이의 간격 D는 0＜D≤6μm으로 되어 있다. 여기서, D≠0이라는 것은 전극(12)에 남겨진 도전선(16)의 일부를 머리부(26)가 없어질 정도로 완전하게 크러싱되지 않아도 되는 것을 의미한다. 따라서, 도전선(16)의 일부를 가압할 때에 반도체 소자(10)에 주는 충격을 작게 할 수 있다. 또한, D≤6μm으로 함으로써, 대좌부(28)의 폭(지름) A 및 머리부(26)의 폭(지름) B의 크기에 관계 없이, 후술하는 리드(32)의 본딩의 품질을 일정하게 할 수 있다. 이것은 실험의 결과로부터 판명된다. 실험의 결과는 후술한다.
다음에, 도 4a 및 도 4b에 도시되는 바와 같이, 리드(32)를 범프(24)에 본딩한다. 즉, 도 4a에 도시되는 바와 같이, 대(40) 상에 반도체 소자(10)를 설치하여, 그 위쪽에 기판(30)에 형성된 리드(32)를 배치하며, 그 위에 가압지그(42)를 배치한다. 또, 대(40) 및 가압지그(42)는 전극(12) 상에 남은 도전선(16)의 일부를 크러싱할 때에 사용한 대(20) 및 가압지그(22)를 사용해도 된다.
기판(30)은 유기계 또는 무기계의 어느 쪽의 재료로 형성된 것이라도 되며, 이것들의 복합구조로 이루어지는 것이라도 된다. 유기계의 재료로 형성된 기판(30)으로서, 예를 들면, 폴리 이미드 수지로 이루어지는 가요성 기판을 들 수 있다. 가요성 기판으로서, TAB 기술로 사용되는 테이프를 사용해도 된다. 또한, 무기계의 재료로 형성된 기판(30)으로서, 예를 들면, 세라믹 기판이나 글라스 기판을 들 수 있다. 유기계 및 무기계의 재료의 복합구조로서, 예를 들면 글라스 엑폭시 기판을 들 수 있다.
기판(30)에는 배선 패턴(34)이 형성되어 있다. 배선 패턴(34)은 기판(30)의 한쪽 면에 형성된다. 또한, 기판(3O)에는 개구부(디바이스 홀)(36)가 형성되어 있고, 개구부(36)의 내측에 1개 또는 복수의 리드(32)가 돌출하고 있다. 리드(32)는 배선 패턴(34)에 전기적으로 접속되어 있다. 또, 리드(32)의 폭 C, 즉 리드(32)의 길이 방향과는 직행하는 방향으로서 상면에 평행한 길이는, 도 3에 도시하는 바와 같이, C＞E=(A-B)/2로 할 수 있다.
이러한 기판(30)은 도 4a에 도시하는 바와 같이, 리드(32) 및 배선 패턴(34)을 반도체 소자(10)와는 반대측을 향하여 배치된다. 또한, 기판(30)는 개구부(36)의 내측에 반도체 소자(10)의 범프(24)가 위치하도록 배치된다. 또한, 기판(30)에 형성된 각각의 리드(32)는 어느 것인가의 범프(24) 상에 위치된다.
그리고, 도 4b에 도시하는 바와 같이, 가압지그(42)에 의해서 리드(32)를 범프(24)에 본딩한다. 자세하게는 가압지그(42)에 의해서 리드(32)를 굴곡시켜 범프(24)에 압착하여, 초음파 진동이나 열 등을 인가하여 양자를 접합한다. 또, 접합되면, 진동이나 열에 의해서 리드(32) 및 범프(24)를 구성하는 재료가 용융한다. 여기서, 범프(24)에 금이 사용되며, 동으로 이루어지는 리드(32)의 상면에는 주석이 코팅되어 있는 경우에는, 금-주석의 공정을 할 수 있다. 또한, 본 실시형태로서는, 복수의 리드(32)를 동시에 본딩하는 갱 본딩(gang bonding)이 행하여지지만, 싱글 포인트 본딩을 행해도 된다.
또, 리드가 개구부의 내측에 돌출하지 않은 구성의 기판이 사용되는 경우에는 기판을 통하여 리드가 범프에 가압된다.
본 실시형태로서는, 리드(32)가 반도체 소자(10)와는 반대측에 위치하여, 개구부(36)의 내측에서 리드(32)가 굴곡하고 있다. TCP 또는 T-BGA가 적용되어, 리드(32)가 개구부(36)로부터 돌출하는 경우에는, 리드(32)가 반도체 소자(10)에 대하여 어느 쪽에 있더라도, 리드(32)는 굴곡된다. 또는, 페이스 다운 본딩 또는 플립 칩 본딩이 적용되는 경우에는, 리드(32)는 굴곡되지 않는다.
리드(32)는 도 5에 도시하는 바와 같이, 그 선단이 범프(24)로부터 돌출하는 상태로 본딩할 수가 있다. 이렇게 함으로써, 리드(32)와 범프(24)와의 위치에 오차가 있더라도, 적어도 범프(24)의 머리부(26) 상단면을 리드(32)가 가로지르기 때문에, 리드(32)와 범프(24)와의 접합 면적을 넓게 확보할 수 있다.
이상의 공정에 의해서, 반도체 소자(10)의 리드(32)를 본딩할 수 있다.
본 실시형태에 의하면, 도전선(16)을 전극(12)에 본딩하여, 그 일부를 전극(12)에 남겨 절단하며, 이것을 가압하여 상단면을 단지 평탄하게 함으로써 범프(24)를 형성할 수 있다. 이 공정은 도금에 의해서 범프를 형성하는 공정과 비교하여, 짧은 시간에 행할 수 있다. 또한, 가압에 의해서 범프(24)의 상단면이 평탄하게 되어 있으며, 더구나, 리드(32)의 폭이 범프(24) 상단면의 폭보다도 작기 때문에, 리드(24)의 위치가 약간 어긋나더라도 양호한 접합이 확보된다.
다음에 종래부터 실행되고 있는 공정에 의해서, 도 6에 도시되는 반도체 장치가 얻어진다. 도 6에 도시되는 반도체 장치는 BGA 패키지를 적용한 것이다. 즉, 같은 도면에 도시하는 반도체 장치는 기판(30)과, 기판(30)에 형성된 배선 패턴(34)과, 배선 패턴(34)에 설치된 복수의 외부전극(50)과, 반도체 소자(10)를 가지며, 외부전극(50)에 의해서 면 설치가 가능하게 되고 있다.
외부전극(50)은, 예를 들면, 납땜 볼이고, 배선 패턴(34)에 전기적으로 접속된 리드(32)를 통하여, 반도체 소자(10)의 전극(12)에 전기적으로 접속되어 있다. 또, 외부전극(50)은 납땜(solder) 이외에, 예를 들면, 동 등으로 형성해도 된다. 또한, 기판(30)에 있어서의 배선 패턴(34)의 형성면에는 외부전극(50)을 피하여 솔더레지스트(52)가 도포되어 있다. 솔더레지스트(52)는, 특히 배선패턴(34)의 상면을 덮어 보호하도록 이루어져 있다.
기판(30)으로서 가요성 기판이 사용되는 경우에는, 외부전극(50)과는 반대측에, 플레이트 형상의 스티프너(stiffener; 54)가 설치된다. 스티프너(54)는 동이나 스테인리스강이나 동계 합금 등으로 형성되어 평면형상을 유지할 수 있는 강도를 가지며, 기판(30) 상에 절연 접착제(56)를 통하여 접착된다. 또, 절연 접착제(56)는 열경화성 또는 열가소성의 필름으로서 형성되어 있다. 또한, 스티프너(54)는 반도체 소자(10)를 피하여, 기판(30)의 전체에 접착된다. 이렇게 함으로써, 기판(30)의 왜곡, 기복이 없게 되어, 외부전극(50)의 높이가 일정으로 되어 평면 안정성이 향상하여, 회로 기판에의 실장비율(원료에 대한 제품의 비율)이 향상한다.
또한, 반도체 소자(10)에 있어서의 전극(12)이 형성된 면과는 반대측의 면에는, 은 페이스트 등의 열전도 접착제(58)를 통하여 방열판(60)이 접착되어 있다. 이것에 의해서, 반도체 소자(10)의 방열성을 올릴 수 있다. 방열판(60)은 반도체 소자(10)보다도 크게 형성되어 있고, 스티프너(54)의 위에도 접착되도록 이루어져 있다. 또, 스티프너(54)와 방열판(60)과의 사이도, 열전도 접착제(58)로 접착되어 기밀하게 되어 있다. 열전도 접착제(58)는 반도체 소자(10)의 발열량에 의해서는 통상의 절연 접착제 또는 상술의 절연 필름으로 대용해도 된다.
반도체 소자(10)와 기판(30)과의 사이는 포팅(potting)된 에폭시 수지(62)에 의해서 밀봉되어 있다. 또한, 에폭시 수지(62)는 개구부(36) 및 반도체 소자(10)의 외주에도 순환된다.
(제 2 실시형태)
도 7은 본 발명을 적용한 제 2 실시형태에 관계되는 반도체 장치를 도시하는 도면이다. 본 실시형태에서도, 전극(12)이 형성된 반도체 소자(10)가 사용되며, 전극(12) 상에는 범프(24)가 형성되어 있다. 범프(24)의 구성 및 형성방법은 제 1 실시형태로 설명한 바와 같다.
기판(100)에는 리드(102)가 형성되어 있다. 기판(100)의 재료는 제 1 실시형태의 기판(30)으로서 사용할 수 있는 것으로 선택할 수 있다. 기판(1O0)으로서, 리드(102)가 접착제(104)를 통하여 접착되는 3층 기판을 사용해도 된다. 또는, 리드는 스퍼터링 등에 의해 기판에 동 등의 도전성의 막을 피착하여, 이것을 에칭하여 형성할 수 있다. 이 경우에는, 기판에 리드가 직접 형성되어, 접착제가 개재되지 않은 2층 기판으로 된다. 또는, 도금으로 리드를 형성하는 애디티브법을 적용해도 된다. 또는, 기판에 절연수지와 배선 패턴을 적층하여 구성되는 빌드업(build-up) 다층구조의 기판이나, 복수의 기판이 적층된 다층기판을 사용해도 된다.
반도체 소자(10)는 기판(100)에 대하여, 페이스 다운 본딩 또는 플립 칩 본딩된다. 즉, 범프(24)를 리드(102) 상에 접촉시켜, 도시하지 않은 툴을 통하여, 양자간에 열 및 압력을 가한다. 이렇게 해서, 범프(24)와 리드(102)가 금속 접합된다.
본 실시형태라도, 제 1 실시형태와 같은 범프(24)를 포함하기 때문에, 이것에 대하여 같은 효과를 달성할 수 있다.
(제 3 실시형태)
도 8은 본 발명을 적용한 제 3 실시형태에 관계되는 반도체 장치를 도시하는 도면이다. 본 실시형태라도, 전극(12)이 형성된 반도체 소자(10)가 사용되고, 전극(12) 상에는 범프(24)가 형성되어 있다. 범프(24)의 구성 및 형성방법은 제 1 실시형태에서 설명한 바와 같다. 기판(100) 및 리드(102)에 대해서는, 제 2 실시형태에서 설명한 바와 같다.
반도체 소자(10)는 이방성 도전재료(110)를 통하여, 기판(100)에 페이스 다운 본딩 또는 플립 칩 본딩된다. 이방성 도전재료(110)는 접착제(바인더)에 도전입자(도전 필러)가 분산된 것으로, 분산제가 첨가되는 경우도 있다. 이방성 도전재료(110)는 미리 시트 형태로 형성된 후 기판(100) 또는 반도체 소자(10)의 적어도 한쪽에 접착되어도 되고, 또는 액체 상태로 설치되어도 된다. 또, 이방성 도전재료(110)의 접착제로서, 열경화성의 접착제를 사용해도 된다. 이방성 도전재료(110)는 적어도 리드(102)에 있어서의 범프(24)와의 본딩부 위에 설치된다. 또는, 기판(100)의 전체를 덮도록 이방성 도전재료(110)를 설치하면, 간단하게 그 공정을 실행할 수 있다.
이방성 도전재료(110)는 범프(24)와 리드(102)와의 사이에서 가압하여 크러싱되어, 도전입자에 의해서 양자간에서의 전기적 도통을 도모하도록 이루어져 있다. 그리고, 접착제를 경화시켜 전기적 도통을 유지한다. 접착제가 열경화성 수지인 경우에는 열을 가하여 이것을 경화시킨다.
본 실시형태라도, 제 1 실시형태와 같은 범프(24)를 포함하기 때문에, 이것에 대해서 같은 효과를 달성할 수 있다.
도 9에는 본 발명을 적용한 반도체 장치(1100)를 설치한 회로기판(1000)이 도시되어 있다. 회로기판에는 예를 들면 글라스 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로기판에는 예를 들면 동으로 이루어지는 배선 패턴이 원하는 회로로 되도록 형성되어 있으며, 그것들의 배선 패턴과 반도체 장치의 외부전극을 기계적으로 접속하는 것으로 그것들의 전기적 도통을 꾀한다.
그리고, 이 회로기판(1000)을 구비하는 전자기기로서, 도 10에는, 노트형 퍼스널 컴퓨터(1200)가 도시되고 있다.
또, 상기 본 발명의 구성요건 「반도체 소자」를「전자소자」로 전환해 두어, 반도체 소자와 같이 전자소자(능동소자인지 수동소자인지는 상관없다)의 전극에 범프를 형성할 수도 있다. 이러한 전자 소자로부터 제조되는 전자부품으로서, 예를 들면, 저항기, 콘데서, 코일, 발진기, 필터, 온도 센서, 서미스터(thermistor), 배리스터(varistor), 볼륨 또는 퓨즈 등이 있다.
실험결과
다음에 리드와 범프와의 본딩을 행한 실험의 결과에 대해서 설명한다. 이 실험으로서는, 도 3에 도시하는 범프(24)의 형상을 변경하여, 리드(32)와의 본딩을 실행하여, 본딩 불량이 발생하는지의 여부를 조사하였다. 구체적으로는, 범프(24)의 대좌부(28)의 폭 A를 60μm으로 하며, 머리부(26)의 폭 B를 3O, 40, 50μm으로 하고, 각각의 경우에 대좌부(28)의 상면과 머리부(26)의 상면과의 간격 D를 2, 6, 10μm으로 하였다. 그 결과를 하기에 나타낸다.
A : 60μm B : 30, 40, 50μm C : 40μm
B/A(%) D(㎛) F/C(%)
10 15 20 25 30
50 10 × × × × ×
6 ○ ○ × × ×
2 ○ ○ ○ ○ ×
67 10 ○ × × × ×
6 ○ ○ × × ×
2 ○ ○ ○ ○ ×
83 10 ○ ○ × × ×
6 ○ ○ × × ×
2 ○ ○ ○ ○ ×
표 1에 있어서, F는 도 3에 도시하는 바와 같이, 범프(24)에 본딩된 리드(32)에 있어서의 대좌부(28)로부터 돌출한 길이이다. F/C는 리드(32)에 있어서의 대좌부에서 돌출한 비율(%)을 나타내고 있다. F/C가 10, 15, 20, 25, 30의 각각의 경우에, 본딩 불량이 전혀 발생하지 않은 경우를 ○으로 나타내며, 하나라도 본딩 불량이 생긴 경우를 ×로 나타내었다. 또, 리드(32)의 본딩 위치의 오차는 본딩 툴의 정밀도에 의해서 결정되므로, 동일 정밀도의 본딩 툴을 사용하여 실험을 실행하였다. 따라서, 리드(32)가 대좌부에서 돌출하는 확류은 어느쪽의 조건하에서도 동일한다.
B=30μm인 때에는 B/A=50%이다. 그리고, D=10인 경우에는, F/C의 값이 10, 15, 20, 25, 30의 어느 쪽의 경우도 본딩 불량이 발생했다. D=6인 경우에는, F/C의 값이 20, 25, 30인 경우에는 본딩 불량이 발생하였지만, F/C의 값이 10, 15의 경우에는 본딩 불량이 발생하지 않았다. 또한, D=2인 경우에는, F/C의 값이 30인 경우에는 본딩 불량이 발생하였지만, F/C의 값이 10, 15, 20, 25인 경우에는 본딩불량이 발생하지 않았다.
B=40μm인 때에는 B/A=67%이다. 그리고, D=10인 경우에는, F/C의 값이 15, 20, 25, 30의 경우에 본딩 불량이 발생하였지만, F/C의 값이 10인 경우에는 본딩 불량이 발생하지 않았다. D=6인 경우에는, F/C의 값이 20, 25, 30인 경우에는 본딩 불량이 발생하였지만, F/C의 값이 10, 15인 경우에는 본딩 불량이 발생하지 않았다. 또한, D=2인 경우에는, F/C의 값이 30인 경우에는 본딩불량이 발생하였지만, F/C의 값이 1O, 15, 20, 25인 경우에는 본딩 불량이 발생하지 않았다.
B=5Oμm인 때에는 B/A=83%이다. 그리고, D=1O인 경우에는, F/C의 값이 20, 25, 3O의 경우에 본딩 불량이 발생하였지만, F/C의 값이 10, 15인 경우에는 본딩 불량이 발생하지 않았다. D=6인 경우에는, F/C의 값이 2O, 25, 30인 경우에는 본딩 불량이 발생하였지만, F/C의 값이 10, 15인 경우에는 본딩 불량이 발생하지 않았다. 또한, D=2인 경우에는, F/C의 값이 30인 경우에는 본딩 불량이 발생하였지만, F/C의 값이 10, 15, 20, 25인 경우에는 본딩 불량이 발생하지 않았다.
상기 결과로부터, D≤6μm인 경우, B/A의 값에 관계하지 않고, 즉 A가 일정하면 B의 크기에 관계하지 않고, 리드와 범프와의 본딩의 품질이 같은 것을 볼 수 있었다.
따라서, D≤6μm으로 함으로써, 리드와 범프와의 본딩을 좋은 정밀도로 실행할 수 있다.

Claims (20)

  1. 도전선을 반도체 소자의 복수 전극중 어느 전극에 본딩하는 제 1 공정과,
    상기 본딩된 도전선을, 그 일부를 상기 전극에 남겨 절단하는 제 2 공정과,
    상기 전극에 남겨진 상기 도전선의 일부를 가압하여, 상기 전극에 접촉하는 대좌부와, 상기 대좌부보다도 폭이 작은 머리부로 이루어지는 범프를 형성하는 제 3 공정과,
    상기 범프와 리드를 본딩하는 제 4 공정을 포함하고,
    상기 제 3 공정에서 상기 범프의 상기 대좌부의 상면과 상기 머리부의 상면과의 간격 D를 0＜D≤6μm으로 하는, 반도체 장치의 제조방법.
  2. 제 1 항에 있어서, 상기 범프의 대좌부의 폭 A와, 상기 범프의 머리부의 폭 B와, 상기 리드의 폭 C는 C＞(A-B)/2의 관계에 있는, 반도체 장치의 제조방법.
  3. 제 1 항에 있어서, 상기 제 3 공정전에, 상기 제 1 공정 및 제 2 공정을 반복하여 복수 전극의 각각에 상기 도전선의 일부를 설치하고,
    상기 제 3 공정에서는 복수의 전극에 남겨진 상기 도전선의 일부를 동시에 가압하여 복수의 범프를 동시에 형성하는, 반도체 장치의 제조방법.
  4. 제 2 항에 있어서, 상기 제 3 공정전에 상기 제 1 공정 및 제 2 공정을 반복하여 복수 전극의 각각에 상기 도전선의 일부를 설치하고,
    상기 제 3 공정에서는 복수의 전극에 남겨진 상기 도전선의 일부를 동시에 가압하여 복수의 범프를 동시에 형성하는, 반도체 장치의 제조방법.
  5. 제 1 항에 있어서, 상기 리드는 기판에 형성된 개구부의 내측에 돌출하여 형성되며,
    상기 제 4 공정에서 상기 범프는 상기 개구부내에 배치되어 상기 개구부내에서 상기 리드를 상기 범프에 본딩하는, 반도체 장치의 제조방법.
  6. 제 2 항에 있어서, 상기 리드는 기판에 형성된 개구부의 내측에 돌출하여 형성되며,
    상기 제 4 공정에서 상기 범프는 상기 개구부내에 배치되어 상기 개구부내에서 상기 리드를 상기 범프에 본딩하는, 반도체 장치의 제조방법.
  7. 제 3 항에 있어서, 상기 리드는 기판에 형성된 개구부의 내측에 돌출하여 형성되며,
    상기 제 4 공정에서 상기 범프는 상기 개구부내에 배치되어 상기 개구부내에서 상기 리드를 상기 범프에 본딩하는, 반도체 장치의 제조방법.
  8. 제 4 항에 있어서, 상기 리드는 기판에 형성된 개구부의 내측에 돌출하여 형성되며,
    상기 제 4 공정에서 상기 범프는 상기 개구부내에 배치되어 상기 개구부내에서 상기 리드를 상기 범프에 본딩하는, 반도체 장치의 제조방법.
  9. 제 1 항에 있어서, 상기 리드는 기판상에 형성되며,
    상기 제 4 공정에서 상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시켜 상기 반도체 소자를 페이스 다운 본딩(face down bonding)하는, 반도체 장치의 제조방법.
  10. 제 2 항에 있어서, 상기 리드는 기판상에 형성되며,
    상기 제 4 공정에서 상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시켜 상기 반도체 소자를 페이스 다운 본딩하는, 반도체 장치의 제조방법.
  11. 제 3 항에 있어서, 상기 리드는 기판상에 형성되며,
    상기 제 4 공정에서 상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시켜 상기 반도체 소자를 페이스 다운 본딩하는, 반도체 장치의 제조방법.
  12. 제 4 항에 있어서, 상기 리드는 기판 상에 형성되며,
    상기 제 4 공정에서 상기 리드에 있어서의 상기 기판상의 부분에 상기 범프를 대향시켜 상기 반도체 소자를 페이스 다운 본딩하는, 반도체 장치의 제조방법.
  13. 제 9 항 내지 제 12 항중 어느 한항에 있어서, 상기 제 4 공정에서 접착제에 도전입자가 분산되어 이루어지는 이방성 도전재료를 통하여 상기 범프와 상기 리드를 본딩하는, 반도체 장치의 제조방법.
  14. 복수의 전극을 갖는 반도체 소자와,
    각각의 전극에 설치되고, 상기 전극에 접촉하는 대좌부와, 상기 대좌부보다도 폭이 작은 머리부로 이루어지는 범프와,
    상기 범프에 본딩된 리드와,
    상기 리드가 형성된 기판을 포함하고,
    상기 범프의 상기 대좌부의 상면과 상기 머리부의 상면과의 간격 D가 0＜D≤6μm인, 반도체 장치.
  15. 제 14 항에 있어서, 상기 범프의 대좌부의 폭 A와, 상기 범프의 머리부의 폭 B와, 상기 리드의 폭 C는 C＞(A-B)/2의 관계에 있는, 반도체 장치.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 기판에는 개구부가 형성되며,
    상기 리드는 상기 기판에 형성된 상기 개구부의 안쪽에 돌출하여 형성되고,
    상기 범프와 상기 리드는 상기 개구부내에서 본딩되어 있는, 반도체 장치.
  17. 제 14 항 또는 제 15 항에 있어서, 상기 리드는 기판에 형성되며,
    상기 리드에서의 상기 기판상의 부분에 상기 범프를 대향시키고, 상기 반도체 소자가 페이스 다운 본딩되어 있는, 반도체 장치.
  18. 제 14 항에 있어서, 상기 범프와 상기 리드는 접착제에 도전입자가 분산되어 이루어지는 이방성 도전재료를 통하여 본딩되어 있는, 반도체 장치.
  19. 제 14 항 또는 제 15 항에 기재된 반도체 장치가 실장된, 회로기판.
  20. 제 14 항 또는 제 15 항에 기재된 반도체 장치를 갖는, 전자기기.
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