JPH0468547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0468547A JPH0468547A JP2182047A JP18204790A JPH0468547A JP H0468547 A JPH0468547 A JP H0468547A JP 2182047 A JP2182047 A JP 2182047A JP 18204790 A JP18204790 A JP 18204790A JP H0468547 A JPH0468547 A JP H0468547A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- gold
- bumps
- bonding
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910052737 gold Inorganic materials 0.000 claims abstract description 27
- 239000010931 gold Substances 0.000 claims abstract description 27
- 238000007747 plating Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にテープキャ
リアを用いたＴＡＢ（テープ・オートメイテッド・ポン
ディング）方式による半導体装置の製造方法に関する。
リアを用いたＴＡＢ（テープ・オートメイテッド・ポン
ディング）方式による半導体装置の製造方法に関する。
従来のＴＡＢ方式は、例えば金バンプの形成方法により
大別でき、以下のような方式か用いられている。
大別でき、以下のような方式か用いられている。
第１の方法は、個片にしない半導体ウェハの状態で半導
体素子の電極パッド上にメツキによりバンプを形成する
方法であり、現在広く用いられている。
体素子の電極パッド上にメツキによりバンプを形成する
方法であり、現在広く用いられている。
第２の方法は、半導体素子の電極パッド上に、ポールバ
ボンデイング技術を応用して、直接ボールバンプを形成
する方法である。
ボンデイング技術を応用して、直接ボールバンプを形成
する方法である。
第３の方法は、ＢＴＡＢ （バンプＴＡＢ）と言われて
いる方法で、テープキャリアの銅リードをエツチングし
たあと、金メツキし、リードの先端に金バンプを形成す
る方法である。
いる方法で、テープキャリアの銅リードをエツチングし
たあと、金メツキし、リードの先端に金バンプを形成す
る方法である。
第４の方法は、転写バンプと言われている方法で、基板
の上にメツキ方式で金バンプを形成し、テープキャリア
を金バンプに位置合わせしたあと、熱圧着により金バン
プを基板から離脱させて、テープキャリアにうつしとる
方法である。
の上にメツキ方式で金バンプを形成し、テープキャリア
を金バンプに位置合わせしたあと、熱圧着により金バン
プを基板から離脱させて、テープキャリアにうつしとる
方法である。
前述した従来の方法では、次のような欠点がある。前記
第１の方法では半導体ウェハ上に金バンプを形成するの
に、メツキプロセス用の余分な設備が必要なことやＶＬ
Ｓ Ｉなとの高集積、ｉ細パターンのデバイスでは歩留
が悪くなることがあること、また、ウェハは不良チップ
にも金バンプが形成されること等の理由により、コスト
高となる。
第１の方法では半導体ウェハ上に金バンプを形成するの
に、メツキプロセス用の余分な設備が必要なことやＶＬ
Ｓ Ｉなとの高集積、ｉ細パターンのデバイスでは歩留
が悪くなることがあること、また、ウェハは不良チップ
にも金バンプが形成されること等の理由により、コスト
高となる。
前記第２の方法では、メツキプロセス用の設備は不要で
あり、かつウェハ内の良品チップにのみ選択的に金バン
プが形成できるという利点があるものの、ボールバンプ
形成時と半導体素子にテープキャリアを熱圧着する時と
少なくとも２回半導体素子の電極パッドに機械的、熱的
な衝撃が加わっているから、金バンプ下の半導体素子の
電極パッドにクラックが発生することがあり、信頼性に
欠ける。
あり、かつウェハ内の良品チップにのみ選択的に金バン
プが形成できるという利点があるものの、ボールバンプ
形成時と半導体素子にテープキャリアを熱圧着する時と
少なくとも２回半導体素子の電極パッドに機械的、熱的
な衝撃が加わっているから、金バンプ下の半導体素子の
電極パッドにクラックが発生することがあり、信頼性に
欠ける。
前記第３の方法では、厚い例えば６０μｍの銅リードを
エツチング加工し、金メツキするための設備が必要にな
り、加工費とあわせてコスト高となる。
エツチング加工し、金メツキするための設備が必要にな
り、加工費とあわせてコスト高となる。
前記第４の方法では、バンプ形成用の基板と、メツキに
よるバンプ形成プロセス用設備が必要となり、加工費と
あわせてコスト高となる。
よるバンプ形成プロセス用設備が必要となり、加工費と
あわせてコスト高となる。
本発明の目的は、前言己欠点を解決し、高信頼性で、低
コストで製造できるようにした半導体装置の製造方法を
提供することにある。
コストで製造できるようにした半導体装置の製造方法を
提供することにある。
本発明の構成は、金バンプを介して、テープキャリアの
リードと半導体素子上の電極パッドとを接続する半導体
装置の製造方法において、金線の先端に形成されたボー
ルを、前記テープキャリアのリードの先端に熱圧着によ
り付着させてボールバンプを形成する工程と、前記テー
プキャリアと前記半導体素子とを位置合わせした後、前
記ボールバンプを介して熱圧着により接続する工程とを
含むことを特徴とする。
リードと半導体素子上の電極パッドとを接続する半導体
装置の製造方法において、金線の先端に形成されたボー
ルを、前記テープキャリアのリードの先端に熱圧着によ
り付着させてボールバンプを形成する工程と、前記テー
プキャリアと前記半導体素子とを位置合わせした後、前
記ボールバンプを介して熱圧着により接続する工程とを
含むことを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ＞乃至（ｄ）は本発明の第１の実施例の半導
体装置の製造方法を順に示す断面図である。本実施例は
、通常のワイヤーボンディング装置にテープ１とリード
２とを含むテープキャリアをセットした後（第１図（ａ
＞）−ワイヤーホンディング動作によりリード２上にキ
ャピラリ３先端の金線４をボンディングし、リード２上
に金バンプ５を形成する（第１図（ｂ））、この時、金
線４の直径は例えば２５〜３０μｍであり、ボンディン
グ温度は１５０°Ｃ前後でボンディング時に超音波を印
加することも可能である。次に、インナーリードボンデ
ィング装置に、金バンプ５を形成したテープキャリアを
セットし、半導体素子６の電極パッド７と金バンプ５と
を位置合わせする（第１図（Ｃ））、インナーリードボ
ンディング用のボンディングツール８を下降させ、半導
体素子６上の電極パッド７とリード２上の金バンプ５と
を熱圧着にて接続させる。このインナーリードボンディ
ングは、従来の場合と同様であり、例えはボンディング
温度４００〜５００°Ｃ，ボンディング圧力１〜２ ｋ
ｇ ／ ｃｍ で、良好に行なうことが可能である。
体装置の製造方法を順に示す断面図である。本実施例は
、通常のワイヤーボンディング装置にテープ１とリード
２とを含むテープキャリアをセットした後（第１図（ａ
＞）−ワイヤーホンディング動作によりリード２上にキ
ャピラリ３先端の金線４をボンディングし、リード２上
に金バンプ５を形成する（第１図（ｂ））、この時、金
線４の直径は例えば２５〜３０μｍであり、ボンディン
グ温度は１５０°Ｃ前後でボンディング時に超音波を印
加することも可能である。次に、インナーリードボンデ
ィング装置に、金バンプ５を形成したテープキャリアを
セットし、半導体素子６の電極パッド７と金バンプ５と
を位置合わせする（第１図（Ｃ））、インナーリードボ
ンディング用のボンディングツール８を下降させ、半導
体素子６上の電極パッド７とリード２上の金バンプ５と
を熱圧着にて接続させる。このインナーリードボンディ
ングは、従来の場合と同様であり、例えはボンディング
温度４００〜５００°Ｃ，ボンディング圧力１〜２ ｋ
ｇ ／ ｃｍ で、良好に行なうことが可能である。
第２図（ａ＞乃至第２図（ｃ）は本発明の第２の実施例
の半導体装置の製造方法を順に示す断面図である。
の半導体装置の製造方法を順に示す断面図である。
本実施例は第１図（ｂ）に示すのと同じ工程まで進めた
後（第２図（ａ））、再度同じ位置でキャピラリ３を下
降させ、金バンプ５の頭のワイヤー残り９をつぶしく第
２図（ｂ））、ワイヤー残りのない平坦な金パン１５′
になるよう整形する（第２図（ｃ））、この時、ボンデ
ィング荷重やボンディング時間、印加超音波のパワー等
を、例えばリード２上に金バンプ５を付着させる条件の
例えば３／４〜１／２と適当な条件に設定することによ
り、ワイヤー残り９のみをつぶして平坦な金パン１５′
を形成することができる。
後（第２図（ａ））、再度同じ位置でキャピラリ３を下
降させ、金バンプ５の頭のワイヤー残り９をつぶしく第
２図（ｂ））、ワイヤー残りのない平坦な金パン１５′
になるよう整形する（第２図（ｃ））、この時、ボンデ
ィング荷重やボンディング時間、印加超音波のパワー等
を、例えばリード２上に金バンプ５を付着させる条件の
例えば３／４〜１／２と適当な条件に設定することによ
り、ワイヤー残り９のみをつぶして平坦な金パン１５′
を形成することができる。
これ以降の工程フローは、第１図（Ｃ）、第１図（ｄ）
と同様である。金パン１５′が平坦になっているため、
半導体素子上の電極パッドとのインナーリードボンディ
ングの安定性が、第１の実施例に比べて、より一層向上
する。
と同様である。金パン１５′が平坦になっているため、
半導体素子上の電極パッドとのインナーリードボンディ
ングの安定性が、第１の実施例に比べて、より一層向上
する。
以上説明したように、本発明は、以下の効果を有する。
（１）メツキ方式によるバンプ形成に比べて、メツキ装
置、及び関連設備等の余分な設備、及び余分な加工費が
不要になり、コストは１／２〜１／３と大幅に低減でき
る。
置、及び関連設備等の余分な設備、及び余分な加工費が
不要になり、コストは１／２〜１／３と大幅に低減でき
る。
（２）従来のボールバンプ方式に比べて、半導体素子上
の電極パッドは１回だけの熱圧着を経るだけなので、電
極パッドの下にクロックが発生することがなく信頼性が
向上する。
の電極パッドは１回だけの熱圧着を経るだけなので、電
極パッドの下にクロックが発生することがなく信頼性が
向上する。
２の実施例の半導体装置の製造方法を工程順に示す断面
図である。
図である。
１・・・テープ、２・・・リード、３・・・キャピラリ
、４・・・金線、５，５′・・・金バンプ、６・・・半
導体素子、７・・・電極パッド、８・・・ボンディング
ツール、９・・・ワイヤー残り。
、４・・・金線、５，５′・・・金バンプ、６・・・半
導体素子、７・・・電極パッド、８・・・ボンディング
ツール、９・・・ワイヤー残り。
Claims (1)
- 金バンプを介して、テープキャリアのリードと半導体
素子上の電極パッドとを接続する半導体装置の製造方法
において、金線の先端に形成されたボールを、前記テー
プキャリアのリードの先端に熱圧着により付着させてボ
ールバンプを形成する工程と、前記テープキャリアと前
記半導体素子とを位置合わせした後、前記ボールバンプ
を介して熱圧着により接続する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182047A JPH0468547A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182047A JPH0468547A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468547A true JPH0468547A (ja) | 1992-03-04 |
Family
ID=16111416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182047A Pending JPH0468547A (ja) | 1990-07-10 | 1990-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459970B1 (ko) * | 1998-10-28 | 2004-12-04 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기 |
-
1990
- 1990-07-10 JP JP2182047A patent/JPH0468547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459970B1 (ko) * | 1998-10-28 | 2004-12-04 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법과, 회로기판 및 전자기기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4750666A (en) | Method of fabricating gold bumps on IC's and power chips | |
| JP2555811B2 (ja) | 半導体チップのフリップチップ接合方法 | |
| US4842662A (en) | Process for bonding integrated circuit components | |
| US7598121B2 (en) | Method of manufacturing a semiconductor device | |
| US5960262A (en) | Stitch bond enhancement for hard-to-bond materials | |
| US6664138B2 (en) | Method for fabricating a circuit device | |
| JPH06151701A (ja) | 半導体装置の製造方法 | |
| JP2836027B2 (ja) | 半田バンプの形成方法 | |
| JP2002110856A (ja) | 半導体装置の製造方法 | |
| JPH07106334A (ja) | 光学半導体装置を光学基板に付着する方法 | |
| JP3457926B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61214444A (ja) | 半導体装置 | |
| JPH0468547A (ja) | 半導体装置の製造方法 | |
| JP4318893B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3508478B2 (ja) | 半導体装置の製造方法 | |
| JPH0350736A (ja) | 半導体チップのバンプ製造方法 | |
| JPS63168028A (ja) | 微細接続構造 | |
| JPH02312240A (ja) | バンプ形成方法およびバンプ形成装置およびバンプ | |
| US11393759B2 (en) | Alignment carrier for interconnect bridge assembly | |
| JP3635151B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP3397045B2 (ja) | 半導体装置及びその製造方法 | |
| JP3389712B2 (ja) | Ｉｃチップのバンプ形成方法 | |
| JPH04127547A (ja) | Ｌｓｉ実装構造体 | |
| JPH0685003A (ja) | 半導体装置およびその製造方法 | |
| JP3674550B2 (ja) | 半導体装置 |