KR0182503B1 - 와이어 볼 보다 작은 본딩 창을 갖는 반도체 칩과 그 제조 방법 - Google Patents

와이어 볼 보다 작은 본딩 창을 갖는 반도체 칩과 그 제조 방법 Download PDF

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Abstract

본 발명은 와이어 본딩 공정에서 와이어 볼을 반도체 칩의 본딩 패드에 부착할 때 캐필러리의 누르는 힘에 의해 알루미늄 본딩 패드에 자연적으로 형성되어 있던 산화막이 깨어져서 신뢰성 검사에서 본딩 패드의 부식에 의한 불량을 방지하기 위한 것으로서, 반도체 칩의 패시베이션 막에 제2금속막을 도포한 다음 본딩 패트에 일부분에 대응되는 본딩 창이 형성되도록 제2금속막을 식각하는데 식각된 본딩 창의 크기는 와이어 볼의 지름보다 더 작도록 식각함으로서 와이어 볼이 압착되어 있는 본딩 패드의 면이 외부로 노출되지 않도록 제2금속막이 보호해주어서 알루미늄 본딩 패드의 부식을 방지한다.

Description

와이어 볼 보다 작은 본딩 창을 갖는 반도체 칩과 그 제조 방법
제1도는 금선을 사용한 볼 본딩에 의해 반도체 칩의 본딩 패드에 와이어를 본딩하는 과정을 설명하기 위한 개략 단면도.
제2a∼d도는 본 발명에 따른 반도체 칩의 본딩 패드 제조공정을 설명하기 위한 개략도.
제3a도는 본 발명에 따른 반도체 칩에서 본딩 창, 본딩 패드의 크기와 와이어 볼의 크기를 비교하기 위한 평면도.
제3b도는 본 발명에 따른 본딩 창을 갖는 본딩 패드에 와이어 볼을 압착하는 과정을 설명하기 위한 개략도.
제4a, b도는 본 발명의 또 다른 실시예로서 본딩 창의 형태가 원형인 실시예를 설명하기 위한 평면도 및 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 :반도체 기판 12 : 표면 평탄막
14 : 본딩 패드 15 : 창
16 : 패시베이션 막 18 : 제2금속
19 : 본딩 창 19a : 사각형 본딩 창
19b : 원형 본딩 창 20 : 와이어 볼
26 : 본딩 와이어 27 : 캐필러리
[기술분야]
본 발명은 반도체 칩 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 칩 패키지의 신뢰성 검사에서 반도체 칩의 본딩 패드의 부식에 의한 불량을 방지하기 위해서, 본딩되는 와이어 볼 보다 작은 크기를 갖는 본딩 창이 본딩 패드에 형성되어 있는 반도체 칩과 그 제조 방법에 관한 것이다.
[발명의 배경]
와이어 본딩은 반도체 칩을 리드 프레임의 리드 또는 회로 기판의 배선과 전기적으로 연결시키는 기술 중의 하나이다. 0.8~1.5mil 직경의 가는 금선 또는 알루미늄 선을 사용해서 반도체 칩의 본딩 패드와 리드 프레임 또는 회로 기판을 연결한다. 금선을 사용하는 경우와 알루미늄 선을 사용하는 경우는 서로 다른 공정과 장비에 의해 진행되는데, 양자 모두 와이어(=선)를 와이어 스풀(wire spool)에서 본딩 헤드로 공급하고 이 본딩 헤드에 의해 와이어의 본딩이 이루어지는 점에서는 동일하다. 본딩 헤드가 반도체 칩의 본딩 패드 위치에 정렬되면, 높은 열과 압력 하에서 진행되는 열압착 본딩(thermo-compression bonding) 또는 진동과 압력이 공급되는 초음파 본딩(ultra sonic bonding)이나 진동, 높은 열 및 압력 하에서 행해지는 열음파 본딩(thermo sonic bonding)에 의해 와이어가 칩의 본딩 패드에 부착된다.
금선을 와이어 본딩에 사용할 때는 볼 본딩이 이루어지는데, 이때 본딩 헤드는 와이어가 통과하는 매우 좁은 통로를 갖는 캐필러리(capillary)를 구비한다. 캐필러리의 통로 밖으로 나온 와이어의 끝부분에 순간적으로 높은 전압을 가하면 금선이 녹으면서 볼이 형성되고, 이 볼을 압착하여 칩의 본딩패드에 부착시키면 볼 본딩이 이루어진다.
제1도는 금선을 사용한 볼 본딩에 의해 반도체 칩의 본딩 패드에 와이어를 본딩하는 과정을 설명하기 위한 개략 단면도이다. 반도체 칩의 본딩 패드(3)는 실리콘 등의 반도체 기판(1)에 원하는 회로 소자(도시 아니함)를 형성한 다음, BPSG(Boron Phosphorous Silica Glass) 등의 표면 평탄막(2)을 입히고 외부와의 접속이 필요한 회로 소자에 연결되도록 알루미늄 등의 금속을 증착하여 표면 평탄막(2) 위에 형성시킨 것이다. 본딩 패드(3)의 형성이 완료된 반도체 칩의 전표면에 실리콘 질화막(Si3N4) 등으로 이루어진 패시베이션 막(4)을 입히고, 폭 W1을 갖는 본딩 창(8)을 개방시킨다. 캐필러리(7)에 연결되어 있는 와이어(6)의 끝부분에는 와이어 볼(5)이 형성되어 있다. 와이어 볼(5)을 본딩 창(8)에 의해 노출된 본딩 패드(3)에 놓은 다음 캐필러리(7)로 와이어 볼(5)을 눌러주어 압착하면 와이어 볼(5)이 알루미늄의 본딩 패드(3)에 부착된다.
그런데, 이러한 종래 와이어 본딩에서는 다음과 같은 문제점이 있다. 첫째, 반도체 칩의 본딩 창(8)이 와이어 볼(5) 보다 크기 때문에 볼 본딩이 진행될 때 캐필러리(7)가 와이어 볼(5)을 압착하는 동안 본딩 패드(3) 전체에 충격을 주게 된다. 이렇게 되면 알루미늄 본딩 패드(3)의 표면에 형성되어 있던 산화막이 깨어지게 되는데, 와이어 볼(5)과 직접 접하지 않고 외부로 노출되어 있는 본딩 패드 면은 부식될 소지가 많다. 특히, 패키지 조립공정이 끝난 다음 제품의 신뢰성을 검사하기 위해 습도 100%, 온도 121℃±2℃의 압력 쿠커(pressure cooker)에서 행해지는 PCT(Pressure Cooker Test) 또는 T/C(Temperature Cycling) 단계에서 본딩 패드(3)가 부식되어 불량이 발생하게 된다. 둘째, 반도체 소자는 크기를 줄이기 위해 설계된 칩을 공정 조건에 따라 일정한 비율로 줄이는 축소(shrinkage)를 하는데(예컨대 마스크 제조 공정에서 일정한 비율로 설계된 칩을 축소함), 본딩 패드(3)의 본딩 창(8)이 최소한 90×90mil2이상이 되어야 와이어 본딩이 가능하기 때문에 반도체 칩의 축소율을 높이는 데에 한계가 있다.
[발명의 요약]
본 발명은 이러한 종래 기술의 문제점을 극복하기 위한 것으로서 본 발명의 목적은 반도체 칩 패키지의 신뢰성 검사에서 반도체 칩의 본딩 패드의 부식에 의한 불량을 방지하기 위한 것이다.
본 발명의 또 다른 목적은 반도체 칩의 축소율을 높여서 반도체 칩의 크기를 줄이기 위한 것이다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 칩은 본딩 패드에 압착되는 와이어 볼 보다 더 작은 본딩 창을 갖는 것을 특징으로 한다.
제2a도 내지 제2d도는 본 발명에 따른 반도체 칩의 본딩 패드 제조 공정을 설명하기 위한 개략도이다. 먼저 제2a도에서 반도체 기판(10)에 원하는 회로 소자, 예컨대 메모리 셀이나 NAND, NOR 등을 형성한 다음 이러한 회로 소자가 외부와 연결되어야 하는 단자, 예컨대 입출력 단자 등을 위한 금속 배선 공정(metalization)을 한다. 금속 배선은 바닥이 평평한 면에 형성되어야 선의 끊어짐이나 전기 영동(electro-migration)을 방지할 수 있기 때문에, 회로 소자의 형성이 완료된 반도체 기판(10) 위에 BPSG 등의 표면 평탄막(12)을 입힌 다음 금속 배선 공정이 진행된다. 금속 배선 공정에서는 금속 배선(도시 아니함) 이외에 리드 프레임의 리드 또는 인쇄 회로 기판과 전기적으로 연결되는 본딩 패드(14)가 형성된다.
본딩 패드(14) 형성을 위한 금속 배선 공정이 끝나면, 제2b도에 도시한 것처럼, 본딩 패드를 포함하여 표면 평탄막 위에 패시베이션 막(16)을 도포한다. 이 패시베이션 막(16)은 웨이퍼 프로세스가 끝난 반도체 칩 표면을 먼지나 습기 등의 불순물로부터 보호하기 위한 것이다. 패시베이션 막(16)은 예컨대, 실리콘 질화막으로 이루어져 있는 화학적으로 활성이 없는 비전도성 막이다. 따라서, 본딩 패드(14)를 리드 프레임 또는 인쇄 회로 기판과 전기적으로 연결하기 위해서는 본딩 창을 만들어 주어야 한다.
제2c도에 나타낸 것처럼, 패시베이션 막(16)이 도포되어 있는 반도체 칩 표면에 사진 식각(photo-etching) 기술을 이용하여 창(15)을 열어준다. 이러한 창(15)의 크기는 제1도의 종래 기술에 따른 본딩 창의 크기 W1과 거의 같다.
그 다음, 패시베이션 막(16)이 도포되어 있는 반도체 칩의 전표면에 제2금속막을 도포하고, 반응성 이온 식각법(RIE; Reactive Ion Etching)을 사용하여 제2금속막을 식각하는데, 제2d도에 도시되어 있는 바와 같이 창(15)의 외곽 패시베이션 막(16)과 연결된 부분에만 제2금속막(18)이 남도록 식각한다. 이렇게 해서 본 발명에 따른 본딩 창(19)이 형성되는데 그 크기는 제1도의 W1보다 제2금속(18)의 크기만큼 줄어든다.
제3a도는 본 발명에 따른 본딩 창, 본딩 패드의 크기와 와이어 볼의 크기를 비교하기 위한 평면도이다. 패시베이션 막(16) 안쪽에는 제2금속막(18a)이 도포되어 있고 본딩 창(19a)은 본딩 패드(14)에 압착되는 와이어 볼(20) 보다 그 크기가 작음을 알 수 있다.
제3b도는 본 발명에 따른 본딩 창을 갖는 본딩 패드에 와이어 볼을 압착하는 과정을 설명하기 위한 개략도이다. 본딩 창(제2d도의 19)의 크기 W2가 종래의 크기 W1보다 줄어 있다. 캐필러리(27)를 통과한 와이어(26)의 끝에 앞에서 설명한 바와 같이 와이어 볼(20)을 형성한 다음 와이어 볼(20)을 본딩 패드(14) 위에 올려놓고 열을 가하면서 캐필러리(27)를 화살표 방향으로 눌러준다. 공 모양을 갖고 있던 와이어 볼(20)은 압착되면서 본딩 패드(14)에 눌러 붙음과 동시에 제2금속막(18a)에도 일부 접촉하게 된다. 그런데 본딩 패드(14)에는 금속 배선 공정이 끝난 다음 자연적으로 산화막이 형성되는데, 이 산화막은 와이어 볼(20)을 압착하는 캐필러리(27)의 힘에 의해 충격을 받게 되어 산화막이 깨어지지만 본딩 패드(14) 면은 외부로 노출되는 면이 없기 때문에 PCT 등의 신뢰성 검사에서 부식이 더 진행되는 일은 없다.
PCT 단계에서 부식에 의한 불량을 개선하기 위하여 각 소자 별로 부식 발생 정도를 파악하기 위해서 실험을 해 본 결과, 와이어 본딩 전 칩 상태에서 소자별 유의차 검증에서 칩 코팅된 소자는 코팅이 되지 않은 소자보다 늦게 부식이 진행됨을 알 수 있었다. 이것은 칩 코팅 후 경화처리(curing)에서 고온에서 경화하기 때문에 알루미늄 표면에 산화막이 두껍게 형성되어 부식되는 시간이 늦어지기 때문이다. 이후 와이어 본딩을 진행한 다음, 부식 발생 시간을 조사한 결과 소자에 관계없이 거의 동시에 부식이 발생함으로 알 수 있고, 이것은 와이어 본딩 진행시 캐필러리의 힘에 의하여 알루미늄 본딩 패드에 형성되어 있던 산화막이 깨어지기 때문에 소자에 관계없이 부식이 진행되는 것이다. 이를 증명하기 위하여 와이어 본딩 후 오븐(oven)에 놓고 경화 처리하여 산화막을 재생시키는 실험을 진행하였고, 그 결과 부식 발생 시간을 처음 반도체 칩 상태, 즉 와이어 본딩 전 상태에서 실험한 부식 발생 시간과 비슷하게 발생되었고, 이것은 경화처리 동안 다시 산화막이 형성되었음을 의미한다.
본 발명은 이것을 근거로 하여 착안된 것이며, 와이어 본딩이 진행되는 동안 깨어지는 산화막을 보존할 수 있도록 알루미늄 본딩 패드의 본딩 창의 크기를 와이어 볼의 크기 보다 작게 하여 캐필러리의 눌림에 의한 힘을 본딩 창 외부에서 받도록 함으로써, 와이어 본딩 후에도 산화막이 알루미늄 본딩 패드 표면을 보호하게 되어 제품의 신뢰성 검사에서 부식에 의한 불량을 방지하는 것이 가능하다.
본 발명에 따르면 본딩 창의 크기를 50×50mil2로 축소하는 것이 가능하다.
제4a도 및 제4b도는 본 발명의 또 다른 실시예로서 본딩 창의 크기가 원형인 실시예를 설명하기 위한 평면도 및 개략도이다. 제3도의 실시예와 비교하였을 때 앞의 경우는 본딩 창이 폭 W2의 사각형이었지만, 제4도의 실시예에서는 본딩 창(19b)이 직경 W3인 원형으로 형성되어 있다는 차이가 있다. 이러한 원형 본딩 창(19b)은 제2금속막(18b)을 패시베이션 막(16) 위에 도포한 다음 식각을 할 때 원형의 패턴을 갖는 마스크를 사용하여 노광/현상한 다음 식각을 진행하면 된다. 본딩 창(19b)이 원형인 경우에는 와이어 볼(20)의 단면이 원형이기 때문에 본딩 공정에 의해 와이어 볼(2)이 제2금속(18b)에 일부 접촉되더라도 그 접촉면이 일정하여 보다 더 안정된 구조를 가질 수가 있다.
이상 설명한 바와 같이 본 발명에 따른 반도체 칩은 본딩되는 와이어 볼 보다 더 작은 크기를 갖는 본딩 창이 형성되어 있기 때문에 본딩 패드의 면은 와이어 본딩 공정이 끝난 다음에도 외부로 노출되는 면이 완전히 없어서 PCT 등의 신뢰성 검사에서 부식에 위한 불량이 발생하는 것을 방지하는 것이 가능하다.

Claims (7)

  1. 소정의 회로 소자가 형성되어 있는 반도체 기판과, 상기 반도체 기판 표면에 도포되어 있는 표면 평탄막과, 상기 표면 평탄막 위에 형성되며 상기 회로 소자와 전기적으로 연결되어 있는 제1금속으로 이루어진 본딩 패드와, 상기 본딩 패드가 형성되어 있는 표면 평탄막 위에 상기 본딩 패드의 일부가 노출되어 창을 형성하도록 도포되어 있는 패시베이션 막과, 상기 패시베이션 막과 동일한 높이를 가지며 상기 창의 일부를 막아서 상기 본딩 패드에 본딩되는 와이어 볼의 지름보다 더 작은 상기 본딩 패드의 본딩 창을 형성하는 제2금속막을 포함하는 반도체 칩.
  2. 제1항에 있어서, 상기 본딩 창은 원형인 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서, 상기 본딩 창은 사각형인 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서, 상기 제2금속막은 상기 본딩 패드 보다 부식도가 더 낮은 금속인 것을 특징으로 하는 반도체 칩.
  5. 반도체 기판에 소정의 회로 소자를 형성하는 단계와, 상기 반도체 기판에 표면 평탄막을 도포하는 단계와, 상기 표면 평탄막위에 제1금속으로 이루어진 본딩 패드를 형성하는 단계와, 상기 본딩 패드가 형성된 표면 평탄막 위에 패시베이션 막을 도포하는 단계와, 상기 패시베이션 막 중에서 상기 본딩 패드 위에 도포된 패시베이션 막을 식각하여 창을 형성하는 단계와, 상기 창이 형성된 패시베이션 막에 제2금속막을 도포하는 단계와, 상기 창에 의해 노출된 본딩 패드 면의 일부만을 남기고 상기 제2금속막을 식각하여 상기 본딩 패드에 본딩되는 와이어 볼의 지름보다 더 작은 본딩 창을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  6. 제5항에 있어서, 상기 본딩 창을 형성하는 단계는 상기 제2금속막에 감광막을 도포하는 단계와, 상기 제2금속막을 상기 본딩 창과 동일한 패턴을 갖는 마스크를 사용하여 노광/현상하는 단계와, 반응성 이온을 조사하여 상기 제2금속막을 수직 방향으로 일정한 깊이로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  7. 제5항에 있어서, 상기 본딩 패드는 알루미늄으로 구성되어 있고, 상기 제2금속막은 상기 알루미늄 본딩 패드 보다 부식도가 더 낮은 것을 특징으로 하는 반도체 칩 제조 방법.
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