JP5627835B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、いわゆるＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ：Wafer Level-Chip Size Package）技術が適用された半導体装置およびその製造方法に関する。
最近、半導体装置の高機能化・多機能化に伴って、ＷＬ−ＣＳＰ技術の実用化が進んでいる。ＷＬ−ＣＳＰ技術では、ウエハ状態でパッケージング工程が完了され、ダイシングによって切り出された個々のチップサイズがパッケージサイズとなる。
図４は、ＷＬ−ＣＳＰ技術が適用された半導体装置の構造を示す図解的な断面図である。
この半導体装置１０１は、その基体をなす半導体チップ（図示せず）を備えている。半導体チップ上には、ＳｉＯ２（酸化シリコン）からなる層間絶縁膜１０２が形成されている。層間絶縁膜１０２上には、Ａｌ（アルミニウム）からなる配線１０３が所定の配線パターンで形成されている。層間絶縁膜１０２および配線１０３上には、ＳｉＮ（窒化シリコン）からなり、配線１０３を被覆するパッシベーション膜１０４が形成されている。パッシベーション膜１０４には、配線１０３の一部をパッシベーション膜１０４から露出させるための開口１０５が形成されている。
配線１０３における開口１０５に臨む部分上には、Ｔｉ（チタン）からなるバリア膜１０６が形成されている。バリア膜１０６の周縁部は、パッシベーション膜１０４に乗り上げている。バリア膜１０６上には、Ｃｕ（銅）からなるポストバンプ１０７が形成されている。ポストバンプ１０７の側面は、バリア膜１０６の側面と面一をなしている。ポストバンプ１０７上には、半田ボール１０８が形成されている。半田ボール１０８は、配線基板上の外部配線に接続される外部端子である。半田ボール１０８が配線基板上の外部配線に接続されることにより、配線１０３と外部配線との電気的な接続が達成されるとともに、半導体装置１０１が配線基板上に支持される。
特開２００５−３５３８９７号公報
このような構造では、半田ボール１０８に外力が加わると、バリア膜１０６およびポストバンプ１０７の周縁部に応力が集中し、この応力の集中により、バリア膜１０６の周縁部の直下に位置するパッシベーション膜１０４にクラックが生じるおそれがある。
また、パッシベーション膜１０４におけるクラックの発生を防止するために、パッシベーション膜１０４上に開口１０５と連通する貫通孔を有するポリイミド層を形成し、バリア膜１０６の周縁部をポリイミド層上に配置することが考えられる。バリア膜１０６の周縁部とパッシベーション膜１０４との間にポリイミド層が介在されるため、バリア膜１０６およびポストバンプ１０７の周縁部に応力が集中しても、その応力は、ポリイミド層によって吸収され、パッシベーション膜１０４に伝達されない。よって、パッシベーション膜１０４にクラックが生じるのを防止することができる。
しかし、ポリイミド層を形成する工程を追加しなければならないので、半導体装置１０１の製造工程数の増加を招き、製造コストが増大してしまう。また、ポリイミド層は、応力を吸収することができる十分な厚さに形成する必要がある。そのため、半導体装置１０１の厚さが増すという問題もある。
そこで、本発明の目的は、製造工程数の増加や厚さの増大などの問題を生じることなく、パッシベーション膜にクラックが生じるのを防止することができる半導体装置およびその製造方法を提供することにある。
前記目的を達成するための請求項１記載の発明は、半導体チップと、前記半導体チップ上に形成された配線と、前記配線を被覆するパッシベーション膜と、前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、前記介在膜上に形成されたポストバンプとを備え、前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置である。
また、請求項２記載の発明は、半導体チップと、前記半導体チップ上に形成された配線と、前記配線を被覆するパッシベーション膜と、前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、前記開口内において前記配線の表面および前記パッシベーション膜の側面を覆い、前記パッシベーション膜における前記開口の周囲を覆う介在膜と、前記介在膜上に形成されたポストバンプとを備え、前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置である。
また、請求項３記載の発明は、半導体チップと、前記半導体チップ上に形成された配線と、前記配線を被覆するパッシベーション膜と、前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、前記介在膜上に形成されたポストバンプとを備え、前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも断面視で側方にはみ出した周縁部とを含み、前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置である。
また、請求項４記載の発明は、半導体チップと、前記半導体チップ上に形成された配線と、前記配線を被覆するパッシベーション膜と、前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、前記介在膜上に形成されたポストバンプと、前記ポストバンプに接合された半田ボールとを備え、前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置である。
この構成によれば、半導体チップ上には、配線が形成されている。配線は、パッシベーション膜によって被覆されている。パッシベーション膜には、配線をパッシベーション膜から部分的に露出させるための開口が形成されている。配線における開口に臨む部分上には、介在膜が形成されている。介在膜上には、その周縁部が介在膜の周縁部よりも側方にはみ出した隆起状のポストバンプが形成されている。
ポストバンプの周縁部が介在膜の周縁よりも側方にはみ出していることにより、ポストバンプの周縁部とパッシベーション膜との間に空間が生じている。この空間が存在することにより、ポストバンプの周縁部は、パッシベーション膜との対向方向に変形可能である。よって、ポストバンプに応力が生じても、その応力をポストバンプの周縁部の変形により吸収することができる。その結果、パッシベーション膜にクラックが生じるのを防止することができる。
また、この構成では、パッシベーション膜とポストバンプとの間に、応力緩和のためのポリイミド層が介在されないので、ポリイミド層を設けることによる製造工程数の増加や半導体装置の厚さの増大などの問題を生じない。
また、前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい。
このように、ポストバンプの周縁部のはみ出し量が介在膜の膜厚よりも大きいことにより、ポストバンプにおける変形可能な周縁部の幅を介在膜の膜厚よりも大きく確保することができる。なお、ポストバンプの周縁部のはみ出し量を介在膜の膜厚よりも大きくするためには、たとえば、パッシベーション膜上および配線上に介在膜の材料からなる層を形成し、その層上にポストバンプを形成した後、ウェットエッチングにより、介在膜の材料からなる層をパターニングする工程において、ポストバンプの下方にまでエッチングが進行するようにエッチング時間を設定すればよい。
また、請求項５記載の発明は、前記介在膜上に形成されたシード膜をさらに含み、前記ポストバンプは、前記シード膜上に形成されている、請求項１〜４のいずれか一項に記載の半導体装置である。
また、請求項６記載の発明は、前記シード膜は、その周縁部が前記介在膜の周縁よりも側方にはみ出している、請求項５に記載の半導体装置である。
また、請求項７記載の発明は、前記介在膜の周縁に対する前記シード膜の周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、請求項６に記載の半導体装置である。
また、請求項８記載の発明は、前記ポストバンプの側面が、前記シード膜の側面と面一をなしている、請求項５〜７のいずれか一項に記載の半導体装置である。
また、請求項９記載の発明は、前記半導体チップの表層部に形成された層間絶縁膜をさらに含み、前記配線は、前記層間絶縁膜上に形成されている、請求項１〜８のいずれか一項に記載の半導体装置である。
また、請求項１０記載の発明は、前記ポストバンプがＣｕからなり、前記介在膜が、ＴｉＷ、Ｔｉ、ＴａおよびＴａＮからなる群から選択される１種からなるバリア膜である、請求項１〜９のいずれか一項に記載の半導体装置である。
また、請求項１１記載の発明は、前記ポストバンプがＡｕからなり、前記介在膜が、ＴｉＷからなるバリア膜である、請求項１〜９のいずれか一項に記載の半導体装置である。
また、請求項１２記載の発明は、前記配線が、Ａｌからなる、請求項１〜１１のいずれか一項に記載の半導体装置である。
また、請求項１３記載の発明は、前記配線が、Ｃｕを含む金属材料を用いて形成されている、請求項１〜１１のいずれか一項に記載の半導体装置である。
また、請求項１４記載の発明は、前記配線が、ＡｌＣｕからなる、請求項１３に記載の半導体装置である。
また、請求項１５記載の発明は、前記配線が、Ｃｕからなる、請求項１３に記載の半導体装置である。
また、請求項１６記載の発明は、半導体チップ上に配線を形成する工程と、前記配線を被覆するようにパッシベーション膜を形成する工程と、前記パッシベーション膜を貫通することにより、前記配線を前記パッシベーション膜から部分的に露出させるための開口を形成する工程と、前記配線における前記開口に臨む部分および前記パッシベーション膜に介在膜を形成する工程と、前記介在膜上に、シード膜を形成する工程と、前記シード膜上に、所定の形状の開口を有するレジスト膜を形成する工程と、前記シード膜からのめっき成長により、前記レジスト膜の前記開口内にポストバンプを形成する工程と、前記ポストバンプの形成後、前記レジスト膜を除去し、当該除去により露出した前記シード膜における前記ポストバンプから露出した部分を、前記シード膜をエッチング可能な液により除去する工程と、前記シード膜の除去後、前記シード膜の下方の前記介在膜にまでエッチングが進行するように、前記介在膜をエッチング可能な液を前記介在膜に供給することにより、前記介在膜における前記シード膜から露出した部分を除去し、さらに前記介在膜における前記シード膜の周縁部と前記パッシベーション膜とに挟まれた部分を前記介在膜の膜厚よりも多く除去することによって、前記ポストバンプに、残った前記介在膜にその下面が下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを形成する工程とを含む、半導体装置の製造方法である。
また、請求項１７記載の発明は、前記介在膜をエッチングする工程では、前記シード膜の下方の前記介在膜にまでエッチングが進行するように、エッチング液の供給時間を設定する、請求項１６に記載の半導体装置の製造方法である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の外観を示す側面図である。
この半導体装置１は、ＷＬ−ＣＳＰ技術が適用された半導体装置であり、半導体チップ２と、半導体チップ２上に設けられた複数のポストバンプ３と、各ポストバンプ３に接合された半田ボール４とを備えている。
図２は、図１における破線Ａで囲まれた部分の構造を示す図解的な断面図である。
半導体チップ２の表層部には、ＳｉＯ２からなる層間絶縁膜５が形成されている。層間絶縁膜５上には、Ａｌからなる配線６が所定の配線パターンで形成されている。
層間絶縁膜５および配線６上には、配線６を被覆するパッシベーション膜７が形成され、パッシベーション膜７には、配線６の一部をパッシベーション膜７から露出させるための開口８が形成されている。
配線６における開口８に臨む部分上には、ＴｉＷ（チタンタングステン）からなるバリア膜９が被着されている。バリア膜９は、所定の膜厚Ｔ（たとえば、１８０ｎｍ）を有しており、開口８内において、配線６の表面およびパッシベーション膜７の側面を覆い、その周縁部がパッシベーション膜７の表面に乗り上がっている。
バリア膜９上には、Ｃｕからなるシード膜１０が形成されている。シード膜１０の周縁部は、バリア膜９の周縁に対して側方に、バリア膜９の膜厚Ｔよりも大きいはみ出し量Ｄではみ出して形成されている。
シード膜１０上には、ポストバンプ３が隆起状に形成されている。ポストバンプ３は、たとえば、Ｃｕからなる。ポストバンプ３の側面は、シード膜１０の側面とほぼ面一をなしている。
ポストバンプ３は、その下面がバリア膜９に下側から支持された基端部と、当該基端部の下面と同一平面からなる下面を有し、当該下面とパッシベーション膜７との間に空間が形成されるように基端部からバリア膜９の周縁よりも側方にはみ出した周縁部とを含む。すなわち、ポストバンプ３の周縁部がバリア膜９の周縁よりも側方にはみ出していることにより、ポストバンプ３の周縁部とパッシベーション膜７との間に空間が生じている。この空間が存在することにより、ポストバンプ３の周縁部は、パッシベーション膜７との対向方向に変形可能である。よって、ポストバンプ３に応力が生じても、その応力をポストバンプ３の周縁部の変形により吸収することができる。その結果、パッシベーション膜７にクラックが生じるのを防止することができる。
また、半導体装置１では、パッシベーション膜７とポストバンプ３との間に、応力緩和のためのポリイミド層が介在されないので、ポリイミド層を設けることによる製造工程数の増加や、半導体装置１の厚さの増大などの問題を生じない。
また、ポストバンプ３の周縁部のはみ出し量Ｄは、バリア膜９の膜厚Ｔよりも大きい。これにより、ポストバンプ３における変形可能な周縁部の幅をバリア膜９の膜厚よりも大きく確保することができる。
図３Ａ〜３Ｅは、図２に示す半導体装置の一部の製造方法を工程順に示す図解的な断面図である。
まず、図３Ａに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、層間絶縁膜５が形成される。その後、スパッタ法により、層間絶縁膜５上の全面に、Ａｌからなる金属膜（図示せず）が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜５上の金属膜が選択的に除去される。これにより、層間絶縁膜５上に、所定の配線パターンを有する配線６が形成される。
次いで、ＣＶＤ法により、層間絶縁膜５および配線６上に、パッシベーション膜７が形成される。その後、パッシベーション膜７上に、レジストパターン（図示せず）が形成される。このレジストパターンをマスクとして、パッシベーション膜７がエッチングされることにより、図３Ｂに示すように、パッシベーション膜７に、配線６の一部をパッシベーション膜７から露出させる開口８が形成される。開口８の形成後、レジストパターンは除去される。
その後、スパッタ法により、配線６における開口８に臨む部分およびパッシベーション膜７上に、ＴｉＷからなるバリア膜９が形成される。次いで、スパッタ法により、バリア膜９上にＣｕからなるシード膜１０が形成される。そして、シード膜１０上に、ポストバンプ３が形成されるべき部分に開口１１を有するレジスト膜１２が形成される。その後、レジスト膜１２の開口１１内に、Ｃｕをめっき成長させることにより、図３Ｃに示すように、ポストバンプ３が形成される。ポストバンプ３の形成後、レジスト膜１２は除去される。
次いで、ウェットエッチングにより、シード膜１０におけるポストバンプ３から露出した部分が除去される。すなわち、シード膜１０をエッチング可能な液がシード膜１０に供給されて、シード膜１０がポストバンプ３と接する部分を残して除去される。これにより、図３Ｄに示すように、ポストバンプ３とバリア膜９との間にポストバンプ３の側面とほぼ面一な側面を有するシード膜１０が残る。
その後、バリア膜９をエッチング可能な液がバリア膜９に供給される。このとき、シード膜１０の下方のバリア膜９にまでエッチングが進行するように、エッチング液の供給時間が設定される。これにより、図３Ｅに示すように、バリア膜９におけるシード膜１０から露出した部分およびシード膜１０の周縁部とパッシベーション膜７とに挟まれた部分が除去される。その結果、バリア膜９の側面は、シード膜１０の側面よりも内側（開口８側）に位置し、ポストバンプ３およびシード膜１０は、それらの周縁部がバリア膜９の周縁に対して側方にはみ出した形状となる。
このように、ウェットエッチングにより、バリア膜９の材料からなる層をパターニングする工程において、ポストバンプ３の下方にまでエッチングが進行するようにエッチング時間を設定することにより、ポストバンプ３の周縁部のはみ出し量Ｄをバリア膜９の膜厚Ｔよりも大きくすることができる。これにより、製造工程数の増加を招くことなく、シード膜１０の周縁部とパッシベーション膜７との間に空間を形成することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、上記の実施例では、バリア膜９の材料としてＴｉＷを用いたが、バリア膜９の材料としては、Ｃｕの拡散に対するバリア性を有する材料であればよく、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）などを例示することができる。
また、ポストバンプ３の材料としてＣｕを用いたが、ポストバンプ３の材料としては、Ａｕ（金）を用いてもよい。ポストバンプ３の材料としてＡｕが採用された場合、バリア膜９の材料としては、ＴｉＷを用いることができる。
また、配線６は、Ｃｕを含む金属材料を用いて形成されていてもよい。Ｃｕを含む金属材料としては、例えば、ＡｌＣｕ（アルミニウム／銅合金）およびＣｕを例示することができる。その場合、層間絶縁膜５に、その上面から掘り下がった配線溝が形成され、この配線溝に配線６が埋設されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本発明の一実施形態に係る半導体装置の外観を示す側面図である。 本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。 図２に示す半導体装置の製造方法を説明するための図解的な断面図である。 図３Ａの次の工程を示す図解的な断面図である。 図３Ｂの次の工程を示す図解的な断面図である。 図３Ｃの次の工程を示す図解的な断面図である。 図３Ｄの次の工程を示す図解的な断面図である。 従来の半導体装置の構造を示す図解的な断面図である。
符号の説明
１ 半導体装置
２ 半導体チップ
３ ポストバンプ
６ 配線
７ パッシベーション膜
８ 開口
９ バリア膜（介在膜）
Ｄ はみ出し量
Ｔ 膜厚（介在膜の膜厚）

Claims (17)

  1. 半導体チップと、
    前記半導体チップ上に形成された配線と、
    前記配線を被覆するパッシベーション膜と、
    前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、
    前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、
    前記介在膜上に形成されたポストバンプとを備え、
    前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、
    前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置。
  2. 半導体チップと、
    前記半導体チップ上に形成された配線と、
    前記配線を被覆するパッシベーション膜と、
    前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、
    前記開口内において前記配線の表面および前記パッシベーション膜の側面を覆い、前記パッシベーション膜における前記開口の周囲を覆う介在膜と、
    前記介在膜上に形成されたポストバンプとを備え、
    前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、
    前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置。
  3. 半導体チップと、
    前記半導体チップ上に形成された配線と、
    前記配線を被覆するパッシベーション膜と、
    前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、
    前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、
    前記介在膜上に形成されたポストバンプとを備え、
    前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも断面視で側方にはみ出した周縁部とを含み、
    前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置。
  4. 半導体チップと、
    前記半導体チップ上に形成された配線と、
    前記配線を被覆するパッシベーション膜と、
    前記パッシベーション膜を貫通して形成され、前記配線を前記パッシベーション膜から部分的に露出させるための開口と、
    前記配線における前記開口に臨む部分上に形成され、その周縁部が前記パッシベーション膜における前記開口の周囲に乗り上げて形成された介在膜と、
    前記介在膜上に形成されたポストバンプと、
    前記ポストバンプに接合された半田ボールとを備え、
    前記ポストバンプは、その下面が前記介在膜に下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを含み、
    前記介在膜の周縁に対する前記ポストバンプの周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、半導体装置。
  5. 前記介在膜上に形成されたシード膜をさらに含み、
    前記ポストバンプは、前記シード膜上に形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記シード膜は、その周縁部が前記介在膜の周縁よりも側方にはみ出している、請求項５に記載の半導体装置。
  7. 前記介在膜の周縁に対する前記シード膜の周縁部のはみ出し量は、前記介在膜の膜厚よりも大きい、請求項６に記載の半導体装置。
  8. 前記ポストバンプの側面が、前記シード膜の側面と面一をなしている、請求項５〜７のいずれか一項に記載の半導体装置。
  9. 前記半導体チップの表層部に形成された層間絶縁膜をさらに含み、
    前記配線は、前記層間絶縁膜上に形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記ポストバンプがＣｕからなり、
    前記介在膜が、ＴｉＷ、Ｔｉ、ＴａおよびＴａＮからなる群から選択される１種からなるバリア膜である、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記ポストバンプがＡｕからなり、
    前記介在膜が、ＴｉＷからなるバリア膜である、請求項１〜９のいずれか一項に記載の半導体装置。
  12. 前記配線が、Ａｌからなる、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記配線が、Ｃｕを含む金属材料を用いて形成されている、請求項１〜１１のいずれか一項に記載の半導体装置。
  14. 前記配線が、ＡｌＣｕからなる、請求項１３に記載の半導体装置。
  15. 前記配線が、Ｃｕからなる、請求項１３に記載の半導体装置。
  16. 半導体チップ上に配線を形成する工程と、
    前記配線を被覆するようにパッシベーション膜を形成する工程と、
    前記パッシベーション膜を貫通することにより、前記配線を前記パッシベーション膜から部分的に露出させるための開口を形成する工程と、
    前記配線における前記開口に臨む部分および前記パッシベーション膜に介在膜を形成する工程と、
    前記介在膜上に、シード膜を形成する工程と、
    前記シード膜上に、所定の形状の開口を有するレジスト膜を形成する工程と、
    前記シード膜からのめっき成長により、前記レジスト膜の前記開口内にポストバンプを形成する工程と、
    前記ポストバンプの形成後、前記レジスト膜を除去し、当該除去により露出した前記シード膜における前記ポストバンプから露出した部分を、前記シード膜をエッチング可能な液により除去する工程と、
    前記シード膜の除去後、前記シード膜の下方の前記介在膜にまでエッチングが進行するように、前記介在膜をエッチング可能な液を前記介在膜に供給することにより、前記介在膜における前記シード膜から露出した部分を除去し、さらに前記介在膜における前記シード膜の周縁部と前記パッシベーション膜とに挟まれた部分を前記介在膜の膜厚よりも多く除去することによって、前記ポストバンプに、残った前記介在膜にその下面が下側から支持された基端部と、前記基端部の前記下面と同一平面からなる下面を有し、当該下面と前記パッシベーション膜との間に空間が形成されるように前記基端部から前記介在膜の周縁よりも側方にはみ出した周縁部とを形成する工程とを含む、半導体装置の製造方法。
  17. 前記介在膜をエッチングする工程では、前記シード膜の下方の前記介在膜にまでエッチングが進行するように、エッチング液の供給時間を設定する、請求項１６に記載の半導体装置の製造方法。
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US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
JP2011222738A (ja) * 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
US9219044B2 (en) * 2013-11-18 2015-12-22 Applied Materials, Inc. Patterned photoresist to attach a carrier wafer to a silicon device wafer
KR102410018B1 (ko) * 2015-09-18 2022-06-16 삼성전자주식회사 반도체 패키지
US10903151B2 (en) * 2018-05-23 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11139272B2 (en) 2019-07-26 2021-10-05 Sandisk Technologies Llc Bonded assembly containing oxidation barriers and/or adhesion enhancers and methods of forming the same
US11393780B2 (en) 2019-07-26 2022-07-19 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US11515273B2 (en) 2019-07-26 2022-11-29 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54111761A (en) * 1978-02-22 1979-09-01 Hitachi Ltd Electrode construction of semiconductor device
JPH01278751A (ja) * 1988-05-02 1989-11-09 Matsushita Electron Corp 半導体装置
KR100199258B1 (ko) * 1990-02-09 1999-06-15 가나이 쓰도무 반도체집적회로장치
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
JPH09139387A (ja) 1995-11-13 1997-05-27 Denso Corp 半導体装置の電極形成方法
JP3321351B2 (ja) * 1996-01-18 2002-09-03 東芝マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US6111317A (en) * 1996-01-18 2000-08-29 Kabushiki Kaisha Toshiba Flip-chip connection type semiconductor integrated circuit device
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
US6436300B2 (en) * 1998-07-30 2002-08-20 Motorola, Inc. Method of manufacturing electronic components
JP2000133672A (ja) * 1998-10-28 2000-05-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP4024958B2 (ja) * 1999-03-15 2007-12-19 株式会社ルネサステクノロジ 半導体装置および半導体実装構造体
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
US6362087B1 (en) * 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
TW517334B (en) * 2000-12-08 2003-01-11 Nec Corp Method of forming barrier layers for solder bumps
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
KR100643645B1 (ko) * 2002-06-21 2006-11-10 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
JP2004031651A (ja) * 2002-06-26 2004-01-29 Sony Corp 素子実装基板及びその製造方法
JP2004071872A (ja) 2002-08-07 2004-03-04 Denso Corp 電子装置
TWI281718B (en) * 2002-09-10 2007-05-21 Advanced Semiconductor Eng Bump and process thereof
JP2004152953A (ja) * 2002-10-30 2004-05-27 Citizen Watch Co Ltd 半導体装置及びその製造方法
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
JP2005085857A (ja) * 2003-09-05 2005-03-31 Denso Corp バンプを用いた電極構造
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US20050092611A1 (en) * 2003-11-03 2005-05-05 Semitool, Inc. Bath and method for high rate copper deposition
DE10355953B4 (de) * 2003-11-29 2005-10-20 Infineon Technologies Ag Verfahren zum Galvanisieren und Kontaktvorsprungsanordnung
JP2005166959A (ja) * 2003-12-03 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005175128A (ja) * 2003-12-10 2005-06-30 Fujitsu Ltd 半導体装置及びその製造方法
JP4049127B2 (ja) 2004-06-11 2008-02-20 ヤマハ株式会社 半導体装置の製造方法
US7830011B2 (en) * 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
JP2006100552A (ja) * 2004-09-29 2006-04-13 Rohm Co Ltd 配線基板および半導体装置
JP2006278551A (ja) 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置及びその製造方法
TWI288447B (en) * 2005-04-12 2007-10-11 Siliconware Precision Industries Co Ltd Conductive bump structure for semiconductor device and fabrication method thereof
JP2007019473A (ja) * 2005-06-10 2007-01-25 Nec Electronics Corp 半導体装置
US7622309B2 (en) * 2005-06-28 2009-11-24 Freescale Semiconductor, Inc. Mechanical integrity evaluation of low-k devices with bump shear
TWI339419B (en) * 2005-12-05 2011-03-21 Megica Corp Semiconductor chip
JP4247690B2 (ja) * 2006-06-15 2009-04-02 ソニー株式会社 電子部品及その製造方法
JP4354469B2 (ja) * 2006-08-11 2009-10-28 シャープ株式会社 半導体装置および半導体装置の製造方法
JP5627835B2 (ja) * 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
US7985671B2 (en) * 2008-12-29 2011-07-26 International Business Machines Corporation Structures and methods for improving solder bump connections in semiconductor devices
US7989356B2 (en) * 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate
US9087701B2 (en) * 2011-04-30 2015-07-21 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP
US8643150B1 (en) * 2012-02-15 2014-02-04 Maxim Integrated Products, Inc. Wafer-level package device having solder bump assemblies that include an inner pillar structure

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