JP2004281491A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2004281491A
JP2004281491A JP2003067607A JP2003067607A JP2004281491A JP 2004281491 A JP2004281491 A JP 2004281491A JP 2003067607 A JP2003067607 A JP 2003067607A JP 2003067607 A JP2003067607 A JP 2003067607A JP 2004281491 A JP2004281491 A JP 2004281491A
Authority
JP
Japan
Prior art keywords
resin
semiconductor chip
wiring board
bump
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003067607A
Other languages
English (en)
Inventor
Soichi Honma
荘一 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003067607A priority Critical patent/JP2004281491A/ja
Priority to TW093106736A priority patent/TWI237310B/zh
Priority to US10/798,433 priority patent/US20040222522A1/en
Priority to CNB2004100089257A priority patent/CN100539096C/zh
Publication of JP2004281491A publication Critical patent/JP2004281491A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】半導体チップを配線基板にフリップチップ実装する場合、半導体チップ内に低誘電率絶縁膜を使用してもフリップチップ接続時にバンプ電極下の界面で破壊や剥離を発生することのない半導体装置及びその製造方法を提供する。
【解決手段】半導体チップ１と配線基板１０とを加熱して半導体チップのバンプ電極９と配線基板の接続パッド１１とを電気的に接続するとともに、半導体チップと配線基板との空隙を充填するようにフラックス機能を有する樹脂からなる樹脂封止体１４を形成する。樹脂にはバンプ電極と接続パッドとの接続時においてバンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂を用いる。半導体チップと配線基板に熱膨張係数差があっても、樹脂がバンプ電極の動きを抑えるので、半導体チップに用いられているＬｏｗＫ膜１２が応力によってバンプ電極の剥離が著しく少なくなり、ＬｏｗＫ膜剥離も著しく減少する。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップをバンプ電極を介して配線基板にフリップチップ接続した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
フリップチップ型半導体装置は、外部接続端子を備えたプリント基板などの配線基板と、この配線基板にフリップチップ接続された半導体チップと、半導体チップ／配線基板間に充填された樹脂封止体から構成されている。図１６は、従来のフリップチップ型半導体装置の概略断面図である。半導体素子もしくは集積回路が作り込まれた半導体チップ１００は、シリコンなどの半導体ウェーハをダイシングして得られ、半導体素子や集積回路の層間絶縁などにはシリコン酸化膜（ＳｉＯ２ ）やシリコン窒化膜（ＳｉＮ）などの絶縁膜が用いられているが、半導体装置の微細化が進むに連れて、絶縁膜の比誘電率の高さが信号遅延などの影響を及ぼすようになってきている。そのため現在の半導体装置には、通常ＬｏｗＫ膜といわれる、比誘電率を低くした低誘電率絶縁膜（以下、比誘電率が大体３．５以下のものをいう）１０４が少なくとも一部に用いられるものが多くなっている。絶縁膜の上にはＳｉＯ２ ／ＳｉＮなどの保護絶縁膜（パッシベーション膜）１０５が形成されている。パッシベーション膜１０５の間から外部端子となるバンプ電極１０３が形成されている。バンプ電極１０３は、図示はしないが内部の半導体素子もしくは集積回路と電気的に接続されており、半導体チップ１００表面に形成された接続電極（接続パッド）の上に形成されている。
【０００３】
一方、半導体チップ１００を支持するプリント配線板などの配線基板１０１には配線及び配線と電気的に接続された接続電極（接続パッド）が形成されている。配線基板１０１の半導体チップ１００を搭載する面には接続パッド１０６が形成され、半導体チップ１００に形成されたバンプ電極１０３が接続されている。また、配線基板１０１の他の面には図示しない接続パッドを介してバンプ電極１０２が取り付けられている。バンプ電極１０２は、半導体装置の外部接続端子として用いられる。半導体チップ１００と配線基板１０１との間隙にはバンプ電極１０３が配列されているが、この空間には熱硬化性エポキシ樹脂などからなる樹脂封止体１１０が充填されている。
この半導体装置を形成する工程において、エポキシ樹脂などのフラックス機能を有する樹脂を配線基板１０１に塗布し、次に、接続パッド１０６の上にバンプ電極１０３を載せて加圧し、加熱して両者を接続するとともに樹脂封止体１１０を形成する。この時の加熱処理にはリフロー炉が用いられる。また、バンプ電極１０２を配線基板１０１に取り付ける時にもリフロー炉が用いられる。
【０００４】
フリップチップ接続の従来技術としては、チップの突起電極と配線基板の半田端子とを熱硬化性樹脂を介してフリップチップ接続する際に金属突起電極と半田端子との金属接合を完了し、凝固させた後に熱硬化性樹脂の硬化を行って接続信頼性を高める技術がある（特許文献１）。また、チップ又は配線基板に半田バンプを形成し、熱硬化性樹脂を介して両者を対向配置し、バンプを加熱溶融して接続を行い、その後樹脂を硬化させ導通不良を無くす技術がある（特許文献２）。また、回路基板面にフラックス機能を有する樹脂を供給し、チップと回路基板とを位置決め配置しバンプを溶融してフリップチップ接続後にさらに高温で樹脂を硬化させる技術がある（特許文献３）。
【０００５】
【特許文献１】
特開平１１−２３３５５８号公報（図１、４欄及び５欄）
【特許文献２】
特開２００１−３５１９４５号公報（図１、第３頁）
【特許文献３】
特開２００２−２６１１１８号公報
【０００６】
【発明が解決しようとする課題】
以上のように、バンプ電極を取り付ける時や半導体チップを配線基板に取り付ける時にはリフロー炉などで加熱処理が行われる。このとき半導体チップや配線基板は、熱により膨脹する。しかし、半導体チップの熱膨脹係数αは、３〜４ｐｐｍであり、配線基板の熱膨脹係数αは、１０〜１７ｐｐｍであり、両者の差はかなり大きく、したがって、加熱時には樹脂封止体に応力が働く。従来の半導体装置は、絶縁膜としてシリコン酸化膜やシリコン窒化膜などの密着性の高い膜を用いるので大きな問題にはならなかったが、低誘電率絶縁膜を用いるようになると、これ自身が脆いのでこの応力の作用は大きな問題になる。低誘電率絶縁膜は、比誘電率の高い材料を低密度で形成して低誘電率化した絶縁膜を用いることもある。低密度で形成されているので、脆い膜である。
即ち、半導体チップを配線基板にフリップチップ（ＦＣ）実装する場合において、以下のような問題があった。
【０００７】
・ 半導体チップ内にＬｏｗＫ膜と呼ばれる比誘電率の低い材料（低誘電率絶縁膜）を使用して配線層を形成する場合、ＬｏｗＫ膜の強度が弱く、フリップチップ接続時にバンプ電極下の界面で破壊や剥離を発生する。
・ 上記問題を解決するために配線基板の熱膨張係数を半導体チップに近づける方法があるが、この場合には、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ） ボール部分で信頼性試験時に疲労破壊する確率が高くなる。
・ フラックスを用いてフリップチップ接続をする場合において、リフロー直後、誤って衝撃をかけると、バンプ部分が剥離を生じてしまう危険性がある。
本発明は、この様な事情によりなされたものであり、半導体チップを配線基板にフリップチップ実装する場合において、半導体チップ内に低誘電率絶縁膜を使用してもフリップチップ接続時にバンプ電極下の界面で破壊や剥離を発生することのない半導体装置及びその製造方法を提供する。
【０００８】
【課題を解決するための手段】
本発明は、半導体チップと配線基板とを加熱して半導体チップのバンプ電極と配線基板の接続電極とを電気的に接続するとともに、半導体チップと配線基板との空隙を充填するようにフラックス機能を有する樹脂からなる樹脂封止体を形成する工程において、前記樹脂は、バンプ電極と接続電極（接続パッドともいう）との接続時においてバンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴としている。半導体チップ接続時にこのような状態になる樹脂を用いることにより、半導体チップと配線基板に熱膨張係数差があっても、樹脂がバンプ電極の動きを抑えるので、半導体チップに用いられている低誘電率絶縁膜が熱膨張率差により生じた応力によってバンプ電極の剥離が著しく少なくなり、また、ＬｏｗＫ膜の剥離も著しく減少する。
【０００９】
即ち、本発明の半導体装置は、半導体素子もしくは集積回路が作り込まれ、表面に複数のバンプ電極が形成された半導体チップと、前記バンプ電極と電気的に接続された複数の接続電極を有する配線基板と、前記半導体チップと前記配線基板との間隙であって、且つ電気的に接続された前記バンプ電極と前記接続電極とが配列された空間に充填された樹脂封止体とを具備し、前記樹脂封止体は、フラックス機能を有する樹脂からなり、この樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴としている。前記半導体チップには層間を絶縁する比誘電率が３．５以下である低誘電率絶縁膜が形成されていても良い。前記低誘電率絶縁膜は、前記半導体チップ及び絶縁膜及び金属膜に対する密着強度が１５Ｊ／ｍ２ 以下であるようにしても良い。前記半導体チップに形成された低誘電率絶縁膜は、ＳｉＯＣ（Ｃａｒｂｏｎ Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ） 、有機シリカ（Ｏｒｇａｎｉｃ−Ｓｉｌｉｃａ）、ポーラスＨＳＱ、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ） 等のいずれかを材料としても良く、これらの材料を多孔質化した膜でも良い。前記半導体チップ上に形成されたバンプ電極は、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅ、これらの混合物あるいは化合物のいずれかを材料としても良い。
【００１０】
前記樹脂にはフィラーが含有されていても良い。前記樹脂には、フラックス機能を有する硬化剤が含まれていても良い。前記硬化剤は、酸無水物であるようにしても良い。前記樹脂には、フラックス剤が含まれているようにしても良い。
前記樹脂封止体は、前記半導体チップに近い第１の樹脂層と、前記配線基板に近い第２の樹脂層とからなり、前記第２の樹脂層は、ノンフィラー樹脂であるようにしても良い。前記樹脂封止体は、前記半導体チップに近い第１の樹脂層と、前記配線基板に近い第２の樹脂層と、前記第１の樹脂層及び前記第２の樹脂層の間に介在された第３の樹脂層とからなり、前記第３の樹脂層は、ノンフィラー樹脂であるようにしても良い。
前記半導体チップのバンプ電極は、前記半導体チップに形成された接続電極に電気的に接続され、前記接続電極の少なくとも１部は、少なくとも１層がポリイミド膜等の有機膜からなるパッシベーション膜により被覆されていても良い。
【００１１】
本発明の半導体装置の製造方法は、半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、前記半導体チップと複数の接続電極が形成された配線基板との間にフラックス機能を有する樹脂を介在させる工程と、前記樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記樹脂からなる樹脂封止体を形成する工程とを具備し、前記樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴としている。前記半導体チップには層間を絶縁する比誘電率が３．５以下である低誘電率絶縁膜が形成されているようにしても良い。前記低誘電率絶縁膜は、前記半導体チップ及び絶縁膜及び金属膜に対する密着強度が１５Ｊ／ｍ２ 以下であるようにしても良い。前記半導体チップに形成された低誘電率絶縁膜は、ＳｉＯＣ（Ｃａｒｂｏｎ Ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ） 、有機シリカ（Ｏｒｇａｎｉｃ−Ｓｉｌｉｃａ）、ポーラスＨＳＱ、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ） 等のいずれかを材料としても良い。
【００１２】
前記フラックス機能を有する樹脂は、常温において２０ＭＰａ以上であるようにしても良い。前記半導体チップ上に形成されたバンプ電極は、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅ、これらの混合物あるいは化合物のいずれかを材料としても良い。前記樹脂にはフィラーが含有されていても良い。前記樹脂には、フラックス機能を有する硬化剤が含まれていても良い。前記硬化剤は、酸無水物であっても良い。前記樹脂には、フラックス剤が含まれていても良い。
また、本発明の半導体装置の製造方法は、半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、前記半導体チップと複数の接続電極が形成された配線基板との間の前記半導体チップに近接してフラックス機能を有する第１の樹脂を介在させる工程と、前記半導体チップと複数の接続電極が形成された配線基板との間の前記配線基板に近接してフラックス機能を有し、フィラーが含有していない第２の樹脂を介在させる工程と、前記第１及び第２の樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記第１及び第２の樹脂からなる樹脂封止体を形成する工程とを具備し、前記第１及び第２の樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴としている。
【００１３】
また、本発明の半導体装置の製造方法は、半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、前記半導体チップと複数の接続電極が形成された配線基板との間の前記半導体チップに近接してフラックス機能を有する第１の樹脂を介在させる工程と、前記半導体チップと複数の接続電極が形成された配線基板との間の前記配線基板に近接してフラックス機能を有する第２の樹脂を介在させる工程と、前記第１及び第２の樹脂の間にフラックス機能を有し、フィラーが含有していない第３の樹脂を介在させる工程と、前記第１、第２及び第３の樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記第１、第２及び第３の樹脂からなる樹脂封止体を形成する工程とを具備し、前記第１、第２及び第３の樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴とする。前記半導体チップには層間を絶縁する比誘電率が３．５以下である低誘電率絶縁膜が形成されているようにしても良い。前記低誘電率絶縁膜は前記半導体チップ及び絶縁膜及び金属膜に対する密着強度が１５Ｊ／ｍ２ 以下であるようにしても良い。前記半導体チップと前記配線基板とを加熱する処理はリフロー炉で行われ、そのリフロー条件は２００℃以上、６０秒以上であるようにしても良い。
【００１４】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図１０、図１５を参照して第１の実施例を説明する。
図１乃至図４は、バンプ電極を半導体チップに接続する工程から半導体チップを配線基板にフリップチップ接続するまでの工程を説明する断面図、図５は、フリップチップ接続をする際のリフロー条件を説明するリフロープロファイル図、図６は、半導体チップと配線基板との接続状態を説明するＳＡＴ画像を示す図、図７は、半導体チップと配線基板との接続状態を説明するＩＲ画像を示す図、図８は、樹脂封止体を構成する樹脂の弾性率とリフロープロファイルとの関係を示す特性図、図１５は、半導体チップに取り付けたバンプ電極の取り付け構造を示す半導体チップの断面図、図９及び図１０は、半導体チップに取り付けたバンプ電極の他の取り付け構造を示す半導体チップの断面図である。
【００１５】
図１乃至図４は、この実施例に係る半導体装置の製造方法を示している。シリコンなどの半導体ウェーハＡを用意する。この半導体ウェーハＡは、８インチ径、厚さ７２５μｍであり、Ｃｕを含む配線を有している。この半導体ウェーハＡは半導体チップ領域に区画されており、各領域には内部にＬｏｗＫ膜と呼ばれる低誘電率絶縁膜が形成されている。そのＬｏｗＫ膜の一例としてＳｉＯＣ膜を使用する。次に、半導体ウェーハ上の低誘電率絶縁膜（ＳｉＯＣ膜）１２の上にＣｕパッド２を形成する。Ｃｕパッド２は図示しないＣｕを含む配線に電気的に接続されている。半導体ウェーハＡの表面は、例えば、ＳｉＯ２ ／ＳｉＮからなるパッシベーション膜３により被覆され、部分的にＣｕパッド２が露出している（図１（ａ））。次にこの半導体ウェーハＡの全面にチタン膜４、ニッケル膜５、パラジューム膜６をスパッタリング装置、電子ビーム蒸着装置等を用いて順次形成し、これらの膜からなるバリアメタル層を形成する（図１（ｂ））。続いて、バリアメタル層上にフォトレジスト７を５０μｍ程度の膜厚で塗布する。そして、このフォトレジスト７にバンプ電極形成用Ｃｕパッド部分に重なるように１００μｍ角の開口部を形成する。この開口部にバンプ電極用に低融点金属８などを５０μｍ厚さでメッキする。
【００１６】
例えば、共晶Ｓｎ／Ｐｂはんだの場合は、レジストパターンが形成された半導体ウェーハＡを錫３０ｇ／ｌ（リットル）、鉛２０ｇ／ｌ及びアルカンスルホン酸１００ｇ／ｌ、界面活性剤を主成分とする添加剤を含有する溶液中に浸し、浴温度２０℃で前記バリアメタル層を陰極とし、Ｓｎ／Ｐｂ板を陽極として、電流密度１Ａ／ｄｍ２ の条件下で緩やかに撹拌しながら行う（図１（ｃ））。
その後、アセトン、剥離液などの溶媒を用いてフォトレジスト７を剥離し、バリアメタル層であるＰｄ／Ｎｉ／Ｔｉ膜６、５、４をエッチングする。パラジューム膜６、ニッケル膜５のエッチングには王水系のエッチング液を用いる。チタン膜４のエッチングにはエチレンジアミン四酢酸系を用いることができる（図２（ａ））。最後に、この半導体ウェーハＡにフラックスを塗布し、窒素雰囲気中で２２０℃、３０秒間加熱し、はんだ金属をリフローしてはんだバンプ（バンプ電極）９を形成する（図２（ｂ））。はんだバンプ９が形成された半導体ウェーハＡをその後電気的なテストを行い、ダイシングしチップ化して複数の半導体チップ１を形成する（図３（ａ）参照）、この半導体チップをフリップチップ実装する。半導体チップ１の表面は、ＳｉＯ２ ／ＳｉＮからなるパッシベーション膜３により被覆保護されている。
【００１７】
次に、はんだの酸化膜を除き、フラックス機能を有する樹脂１３を配線基板１０の接続パッド１１上に適量塗布する。基板などの配線基板１０の接続パッド１１とはんだバンプ９との位置あわせを行い、加圧して仮固定する（図３（ａ））。その後、半導体チップ１と配線基板１０とをリフロー炉に流し、はんだバンプ９と接続パッド１１とを接続させる（図３（ｂ））。このとき、はんだが溶融して硬化した状態の樹脂１３を液状から固体に変化した状態にする。弾性率としては２０ＭＰａ以上、望ましくは、１００ＭＰａ以上にする。フラックス機能を有する樹脂は、半導体チップ１と配線基板１０との間で樹脂封止体１４を構成する。図５に各条件に基づくリフロープロファイルを示し、図６はリフロー条件とＬｏｗＫ膜剥がれについて比較した結果を示す。リフロー条件を２００℃ピーク（条件Ａ）、２０ｓ（秒）（条件Ｂ）、６０ｓ（条件Ｃ）、１２０ｓ（条件Ｄ）及び２４０℃、１２０ｓ（条件Ｅ）と変化させ、ＬｏｗＫ膜の剥がれを見たところ、図６に示すＳＡＴ画像でも分かるように２００℃ピーク（条件Ａ）、２０ｓ（条件Ｂ）では剥離が見られた。また、図７に示すように、同じサンプルをＩＲ顕微鏡でパッド下を観察したところ、やはり剥離が発生していた。
【００１８】
これに対して２００℃、６０ｓ（条件Ｃ）、１２０ｓ（条件Ｄ）では、剥離は生じなかった（図７）。このようにリフローピーク時間を変化させることによって、樹脂の状態を変化させることが可能であるため、上記条件の樹脂の状態を見ると樹脂が液状から固体にちょうど変化した時の状態であることが分かった。このときの樹脂の弾性率を基板の反りから逆算したところ、弾性率が２０ＭＰａ以上であり、弾性率がこのような値になると、剥離は、発生しないことが分かった（図８）。このリフロー後のチップサンプルをさらにアフターキュアとして１５０℃、２Ｈ（時間）硬化してもＬｏｗＫ膜の剥がれは生じなかった。
上述の工程に従って、半導体装置を製造し、温度サイクル試験に供して、その信頼性を調べた。半導体チップとしては２５００個のバンプが形成された１５ｍｍ角の大きさのチップを使用し、配線基板である樹脂基板上に実装してサンプルとした。なお温度サイクル試験は−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）を１サイクルとして行った。
その結果１５００サイクル後でも接続箇所には破断の発生は全く認められなかった。さらに、半導体素子内部に形成されたＬｏｗＫ膜１２の剥がれも生じなかった。また、吸湿リフロー評価を行ったが、ＬｏｗＫ膜１２の剥がれもバンプの剥離も生じなかった。
【００１９】
半導体チップ１を配線基板１０にフリップチップ接続してなる半導体装置は、さらに、外部接続端子を配線基板１０に取り付ける。この実施例では外部接続端子としてはんだバンプなどのバンプ電極１５を配線基板１０の裏面に取り付ける。バンプ電極１５を取り付ける方法は、半導体チップ１にはんだバンプ９を取り付ける場合と同じである。バンプ電極１５は、配線基板１０の配線と電気的に接続されている（図４）。
この実施例は、ＬｏｗＫ膜としてＳｉＯＣ膜を使用した例を述べたが、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ） 、有機シリカ（Ｏｒｇａｎｉｃ−Ｓｉｌｉｃａ）、ポーラスＨＳＱ、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ） 等のいずれかを材料もしくはこれらの積層膜でも良く、これらの材料を多孔質化した膜でも良い。ＬｏｗＫ膜にＳｉＯ２ 膜、ＳｉＮ膜を積層したものを使用しても良い。
【００２０】
また、フラックス機能を有する樹脂は、樹脂にフラックス剤を混入させたものでも良いし、硬化剤にフラックス効果を持たせたものを使用しても良いし、その１つの例として酸無水物を使用したものでも良い。さらに、樹脂にフィラーを混入させたものでも良い。樹脂材料としては、エポキシ系、アクリル系、シリコン系、ポリイミド系などが用いられる。また、上記金属バンプとして、実施例ではＳｎ，Ｐｂはんだの場合を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅなどやこれらの混合物、化合物であってもよい。配線基板に形成された接続パッドもＳｎ、Ｐｂ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅなどやこれらの混合物、化合物、積層膜であってもよい。
図１５は、図３に示す半導体チップのバンプ接続構造を詳細に示している。Ｃｕパッド２は、ＳｉＯＣ膜からなる低誘電率絶縁膜（低誘電率層）１２の上に形成され、パッシベーション膜３は、多層のＳｉＯ２ ／ＳｉＮ層３ａ、３ｂから構成されている。
【００２１】
次に、図９及び図１０を参照して半導体チップ１にバンプ電極を取り付ける他の例を説明する。図９において、半導体チップ１上の低誘電率絶縁膜１２の上に形成されたパッシベーション膜（ＳｉＯ２ ／ＳｉＮ）３に保護されたＣｕパッド２が形成される。その上にパッシベ−ション膜（ＳｉＯ２ ／ＳｉＮ）３′を形成し、その開口部にＣｕパッド２が部分的に露出するようにする。Ｃｕパッド２の露出された部分及びパッシベ−ション膜３′の開口部とその周辺にバリアメタル層（ＴａＮ）（図示しない）を介してＡｌパッド２′を形成する。Ｃｕパッド上のＡｌパッドとの密着を高めるバリアメタル層の例としてＴａＮを上げたが、Ｔａ、Ｔｉ、ＴｉＮなどやこれらの積層膜、合金膜であっても良い。その上にパッシベ−ション膜（ＳｉＯ２ ／ＳｉＮ）３″を形成し、その開口部にＡｌパッド２′を部分的に露出するように形成する。Ａｌパッド２′の露出された部分及びパッシベ−ション膜３″の開口部と、その周辺にバリアメタル層（Ｐｄ／Ｎｉ／Ｔｉ）を介してはんだバンプ９を接続する。このように、Ｃｕパッド及びＡｌパッドを併用することができる。低誘電率絶縁膜１２は、この例では、それぞれＣｕ配線１２ａ、１２ｂが形成されたＳｉＯＣ膜からなる２層の低誘電率層から構成されている。Ｃｕパッド２は、半導体チップ（Ｓｉチップ）１に形成されたトランジスタなどを含む素子部１ａとＣｕ配線１２ａ、１２ｂを介して電気的に接続されている。
【００２２】
次に、図１０は、パッシベーション膜にポリイミド膜を用いた例である。図１０（ａ）は、図９の変形例であり、図１０（ｂ）は図１５の変形例である。図１０（ａ）において、半導体チップ１上の低誘電率絶縁膜１２の上に形成されたパッシベーション膜（ＳｉＯ２ ／ＳｉＮ）３に保護されたＣｕパッド２が形成される。その上にパッシベ−ション膜（ＳｉＯ２ ／ＳｉＮ）３′を形成し、その開口部にＣｕパッド２が部分的に露出するようにする。Ｃｕパッド２の露出された部分及びパッシベ−ション膜３′の開口部とその周辺にバリアメタル層（ＴａＮ）（図示しない）を介してＡｌパッド２′を形成する。その上にパッシベ−ション膜３″を形成し、その開口部にＡｌパッド２′を部分的に露出するように形成する。パッシベ−ション膜３″は、ＳｉＯ２ ／ＳｉＮ膜とその上に積層されたポリイミド膜から構成されている。Ａｌパッド２′の露出された部分及びパッシベ−ション膜３″の開口部とその周辺にバリアメタル層（Ｐｄ／Ｎｉ／Ｔｉ）を介してはんだバンプ９を接続する。このようにＣｕパッド２及びＡｌパッド２′を併用することができる。低誘電率絶縁膜１２は、この例では、Ｃｕ配線が形成されたＳｉＯＣ膜からなる低誘電率層から構成されている。Ｃｕパッド２は、半導体チップ（Ｓｉチップ）１に形成されたトランジスタなどを含む素子部と前記Ｃｕ配線を介して電気的に接続されている。
【００２３】
図１０（ｂ）において、半導体チップ１上の低誘電率絶縁膜１２の上に形成されたパッシベーション膜（ＳｉＯ２ ／ＳｉＮ）３に保護されたＣｕパッド２が形成される。その上にパッシベ−ション膜３′を形成し、その開口部にＣｕパッド２が部分的に露出するようにする。Ｃｕパッド２の露出された部分及びパッシベ−ション膜３′の開口部とその周辺にバリアメタル層（Ｐｄ／Ｎｉ／Ｔｉ）を介してはんだバンプ９を接続する。パッシベ−ション膜３″は、ＳｉＯ２ ／ＳｉＮ膜とその上に積層されたポリイミド膜から構成されている。
以上のように、半導体チップの基板へのフリップチップ接続において、バンプ電極が液体から固体に凝固するときに樹脂が液状から固体に変化している状態にあるため、バンプ電極が保護され、バンプ電極に熱歪が発生せず、この実施例のように比誘電率が３．５以下の低誘電率絶縁膜（ＬｏｗＫ膜）を半導体チップに使用した場合でもバンプ電極が剥離せず、半導体装置の信頼性が向上する。このときの樹脂の弾性率が２０ＭＰａ以上程度であるため、バンプ電極へかかる歪が緩和される。
【００２４】
実施例では、バンプ用のバリアメタルとしてＴｉ、Ｎｉ、Ｐｄを使用したがこれに限定されるものではなく、Ｔｉ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、ＴｉＷ、Ｗ、Ｔａ、ＴａＮ、ＴｉＮ、Ｎｂなどの単層、積層膜、合金膜でもよい。配線として使用する金属配線、金属パッド、バリアメタルも絶縁膜や金属膜や半導体チップに対する密着強度が１５Ｊ／ｍ２ 以下であっても、これらの膜も剥がれず本発明の効果を達成できる。また、単にＬｏｗＫ膜のみの剥離のみならず、金属膜の剥離も防ぐことができる。さらに、半導体チップ上に形成する有機膜としてはポリイミド膜やＢＣＢ膜（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）等を使用できる。
【００２５】
次に、図１１を参照して第２の実施例を説明する。
図１１は、バンプ電極が接続された半導体チップを配線基板にフリップチップ接続する工程を説明する断面図である。まず、第１の実施例と同様に半導体チップ２１のバンプ電極（はんだバンプ（Ｓｎ−Ｐｂはんだ））２３を形成する。半導体チップ２１には低誘電率絶縁膜２２が形成され、半導体チップ２１の表面は、パッシベーション膜２７により被覆保護されている。まず、はんだの酸化膜を除き、フラックス機能を有する樹脂２６を配線基板２０の接続パッド２４上に適量塗布する。プリント基板などの配線基板２０の接続パッド２４とバンプ電極２３の位置合せを行い、５０ｋｇ、２ｓ加圧して仮固定する。その後、フリップチップボンダのツール２５側を加熱して、３〜１０ｓ位で２２０℃に温度を上げて、２２０℃で１〜２０ｓの間保持してはんだバンプ２３と配線基板２０の接続パッド２４とを接続する。その後ツール２５を冷却する。このときはんだの融点以下になって凝固したときの樹脂２６の状態が、液状から固体にちょうど変化した時の状態であることが分かった。またこのときの弾性率は、２０ＭＰａ以上望ましくは１００ＭＰａ以上である。この半導体チップサンプルをさらに１５０℃、２Ｈ硬化してもＬｏｗＫ膜の剥がれは生じなかった。
【００２６】
上述の工程に従って、半導体装置を製造し、温度サイクル試験に供して、その信頼性を調べた。半導体チップとしては２５００個のバンプが形成された１５ｍｍ角の大きさのチップを使用し、樹脂基板上に実装してサンプルとした。なお温度サイクル試験は−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）を１サイクルとして行った。
その結果１５００サイクル後でも接続箇所には破断の発生は全く認められなかった。さらに半導体チップ内部に形成されたＬｏｗＫ膜２２の剥がれも生じなかった。また、吸湿リフロー評価を行ったが、ＬｏｗＫ膜２２の剥がれもバンプの剥離も生じなかった。
この実施例では、ＬｏｗＫ膜としてＳｉＯＣ膜を使用した例を述べたが、ＨＳＱ、有機シリカ、ポーラスＨＳＱ、ＢＣＢ等のいずれかもしくはこれらの積層膜でも良く、これらの材料を多孔質にした膜を用いても良い。
のいずれか又はこれらの積層膜でも良い。
また、フラックス機能を有する樹脂は、樹脂にフラックス剤を混入させたものでも良いし、硬化剤にフラックス効果を持たせたものを使用しても良いし、その１つの例として酸無水物を使用したものでも良い。さらに樹脂にフィラーを混入させたものでも良い。
【００２７】
またバンプ電極として実施例ではＳｎ−Ｐｂはんだの場合を述べたが、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅなどやこれらの混合物、化合物であってもよい。配線基板の接続パッドもＳｎ、Ｐｂ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅなどやこれらの混合物、化合物、積層膜であってもよい。
この実施例ではリフロー炉を用いずにフリップチップボンダを用いてバンプ電極と接続パッドとを加熱しているが、第１の実施例と同様な効果が得られる。
以上のように、各実施例をもって本発明の実施の形態が説明されたが、本発明は、実施例に限定されるものではなく発明の要旨を変更しない範囲であらゆる態様が認められる。
【００２８】
次に、図１２及び図１３を参照して第３の実施例を説明する。
図１２及び図１３は、半導体装置の製造方法を示す工程断面図である。まず、図２（ｂ）もしくは図９に示すバンプ構造のバンプ電極（はんだバンプ）３２をシリコンなどの半導体ウェーハＡに形成する（図１２（ａ））。次に、半導体ウェーハＡ全面に、常温での弾性率が２０ＭＰａ以上のフラックス機能を有する樹脂３５ａを塗布する。厚さは、はんだバンプ３２の高さの５０％から９０％位にする。次に、この半導体ウェーハＡをリフロー炉などに流してはんだバンプ３２を溶融させ、さらに樹脂３５ａ上からはんだバンプ３２の突起を突出させる（図１２（ｂ））。このときフラックス機能を有する樹脂を使用するために突起を飛び出させることが可能である。なぜならば、はんだがフラックス効果により溶融を助けるため、表面張力で樹脂３５ａの上に飛び出させることが可能になる。通常の樹脂を使用したのではこのように樹脂上からはんだの突起を出すことが困難であるため、このようなフラックス機能を有する樹脂の使用が重要である。このときフラックス機能を有する樹脂にフィラーが混在してもよい。フィラーを添加すると熱膨張係数が下がり、樹脂の信頼性が向上する。
【００２９】
次に、樹脂３５ａが形成された半導体ウェーハＡをダイシングして半導体ウェーハ３０から複数の半導体チップを切り出す。そして、配線基板３３上に形成されたはんだの酸化膜を除き、フラックス機能を有する樹脂３５ｂを配線基板３３の接続電極（接続パッド）３４上に適量塗布する。このときこの樹脂３５ｂにはノンフィラーの樹脂を使用する。配線基板３３の接続パッド３４と半導体チップ３１のはんだバンプ３２との接続にフィラーの含有していない樹脂を使用するため、接続が良好になるためである（図１２（ｃ））。
次に、プリント基板などの配線基板３３の接続パッド３４とはんだバンプ３２の位置合せを行い、加圧して仮固定する。その後、リフロー炉に流し、はんだバンプ３２と接続パッド３４との接続を図る（図１３）。さらに、樹脂を本硬化するためにオーブンで乾燥させる。
このような工程に従って、半導体装置を製造し、温度サイクル試験に供して、その信頼性を調べた。半導体チップとしては２５００個のバンプ電極が形成された１５ｍｍ角の大きさのチップを使用し、樹脂配線基板上に実装してサンプルとした。なお温度サイクル試験は−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）を１サイクルとして行った。
【００３０】
その結果、１５００サイクル後でも接続箇所には破断の発生は全く認められなかった。またこの実施例ではバンプ電極としてＳｎ−Ｐｂはんだバンプを用いたが、本発明は、これに限定されるものではなく、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅ等やこれらの混合物、化合物であってもよい。又、本発明は、配線基板の接続パッドもＳｎ、Ｐｂ、Ａｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｆｅ、Ｐｄ、Ｓｎ、Ｐｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｃｕ、Ｇｅ等やこれらの混合物、化合物、積層膜であっても良い。
以上、この実施例では、フリップチップ接続において、バンプ電極が液体から固体に凝固するときにフラックス機能を有する樹脂が液体から固体に変化しているため、バンプ電極が保護され、バンプ電極に熱歪が発生せず、低誘電率絶縁膜（ＬｏｗＫ膜）を半導体チップに使用した場合でもバンプ電極が剥離せずに信頼性が向上する。また、フラックス機能を有する樹脂にノンフィラーの樹脂を使用するためバンプ電極と接続パッドとの接続が良好になる。
【００３１】
次に、図１４を参照して第４の実施例を説明する。
図１４は、半導体装置の製造方法を示す工程断面図である。図２（ｂ）もしくは図９に示すバンプ構造のバンプ電極（はんだバンプ）をシリコンなどの半導体ウェーハに形成する。配線基板４３には接続パッド４４が形成され、その上にバンプ電極４７が形成されている（図１４（ａ）参照）。第３の実施例と同様に、半導体ウェーハに常温での弾性率が２０ＭＰａ以上のフラックス機能を有する樹脂を塗布する。この実施例では配線基板にも速硬化のフラックス機能を有する樹脂を塗布する。次に、配線基板４３の接続パッド４４上に形成されたはんだバンプ４７の高さの５０％から９０％の厚さの樹脂４５ｃを形成する。この樹脂４５ｃが形成された配線基板４３をリフロー炉に入れ樹脂４５ｃを仮硬化させる。フラックス機能を有する樹脂を使用するため、樹脂４５ｃ上からはんだバンプ４７が飛び出す。半導体ウェーハにも、前述の樹脂を塗布する。厚さは、はんだバンプの高さの５０％から９０％位にする。次に、半導体ウェーハをリフロー炉などに流してはんだバンプを溶融させ、さらに、この樹脂上からはんだバンプの突起を突出させる。このとき半導体ウェーハ、配線基板側に形成する樹脂にフィラーが含有していてもよい。配線基板上に先に速硬化の樹脂を形成することにより、有機基板を使用したときのように水分が基板から排湿され難くなってボイドが発生しなくなる。
【００３２】
次に、樹脂の形成された半導体ウェーハをダイシングして複数の半導体チップ４１を形成する。半導体チップ４１には、はんだバンプ４８が形成され、さらにフラックス機能を有する樹脂４５ａが形成されている。次に、配線基板４３上のはんだの酸化膜を除き、フラックス機能を有する樹脂４５ｂを配線基板４３の接続パッド４４及びバンプ電極４７上に適量塗布する（図１４（ａ））。このときこの樹脂４５ｂはノンフィラーの樹脂の使用する。配線基板及び半導体チップのはんだバンプ４７、４８との接続にフィラーの含有していない樹脂を使用するため接続が良好にできる。
次に、プリント基板などの配線基板の接続パッド上のはんだバンプと半導体チップのはんだバンプの位置あわせを行い、加圧して仮固定する（図１４（ｂ））。その後、リフロー炉に流し、はんだバンプ同士の接続を図る。さらに、樹脂４５ａ、４５ｂ、４５ｃを本硬化するためにオーブンで乾燥させて樹脂封止体４６を形成する（図１４（ｃ））。
上述の工程に従って、半導体装置を製造し、温度サイクル試験に供して、その信頼性を調べた。半導体チップとしては２５００個のバンプが形成された１５ｍｍ角の大きさのチップを使用し、樹脂基板上に実装してサンプルとした。なお温度サイクル試験は−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）を１サイクルとして行った。
【００３３】
その結果１５００サイクル後でも接続箇所には破断の発生は全く認められなかった。また、この実施例ではＳｎ−Ｐｂはんだバンプを用いたが、第３の実施例で例示した材料を用いても良い。また、配線基板の接続パッドも第３の実施例で例示した材料を用いても良い。
以上、この実施例では、フリップチップ接続において、バンプ電極が液体から固体に凝固するときにフラックス機能を有する樹脂が液体から固体に変化しているため、バンプ電極が保護され、バンプ電極に熱歪が発生せず、低誘電率絶縁膜（ＬｏｗＫ膜）を半導体チップに使用した場合でもバンプ電極が剥離せずに信頼性が向上する。また、フラックス機能を有する樹脂にノンフィラーの樹脂を使用するためバンプ電極と接続パッドとの接続が良好になる。
以上のように、各実施例をもって本発明の実施の形態が説明されたが、本発明は、実施例に限定されるものではなく発明の要旨を変更しない範囲であらゆる態様が認められる。
【００３４】
【発明の効果】
半導体チップの基板へのフリップチップ接続において、バンプ電極が液体から固体に凝固するときに樹脂が液状から固体に変化している状態にあるため、バンプ電極が保護され、バンプ電極に熱歪が発生せず、低誘電率絶縁膜（ＬｏｗＫ膜）を半導体チップに使用した場合でもバンプ電極が剥離せず、半導体装置の信頼性が向上する。このときの樹脂の弾性率が２０ＭＰａ以上程度であるため、バンプ電極へかかる歪が緩和される。
【図面の簡単な説明】
【図１】本発明の第１の実施例のバンプ電極を半導体チップに接続する工程から半導体チップを配線基板にフリップチップ接続するまでの工程を説明する断面図。
【図２】本発明の第１の実施例のバンプ電極を半導体チップに接続する工程から半導体チップを配線基板にフリップチップ接続するまでの工程を説明する断面図。
【図３】本発明の第１の実施例のバンプ電極を半導体チップに接続する工程から半導体チップを配線基板にフリップチップ接続するまでの工程を説明する断面図。
【図４】本発明の第１の実施例のバンプ電極を半導体チップに接続する工程から半導体チップを配線基板にフリップチップ接続するまでの工程を説明する断面図。
【図５】本発明の第１の実施例に係るフリップチップ接続をする際のリフロー条件を説明するリフロープロファイル図。
【図６】本発明の第１の実施例に係る半導体チップと配線基板との接続状態を説明するＳＡＴ画像を示す図。
【図７】本発明の第１の実施例に係る半導体チップと配線基板との接続状態を説明するＩＲ画像を示す図。
【図８】本発明の第１の実施例に係る樹脂封止体を構成する樹脂の弾性率とリフロープロファイルとの関係を示す特性図。
【図９】本発明に係る半導体チップに取り付けたバンプ電極の他の取り付け構造を示す断面図。
【図１０】本発明に係る半導体チップに取り付けたバンプ電極の他の取り付け構造を示す断面図。
【図１１】本発明の第２の実施例に係るバンプ電極が接続された半導体チップを配線基板にフリップチップ接続する工程を説明する断面図。
【図１２】本発明の第３の実施例の半導体装置の製造方法を示す工程断面図。
【図１３】本発明の第３の実施例の半導体装置の製造方法を示す工程断面図。
【図１４】本発明の第４の実施例の半導体装置の製造方法を示す工程断面図。
【図１５】本発明の第１の実施例に係る半導体チップに取り付けたバンプ電極の取り付け構造を示す断面図。
【図１６】従来のフリップチップ型半導体装置の断面図。
【符号の説明】
１、２１、３１、１００・・・半導体チップ
１ａ・・・素子部
２・・・Ｃｕパッド（接続パッド）
２′・・・Ａｌパッド（接続パッド）
３、３′、３″、２７、１０５・・・パッシベーション膜
３ａ、３ｂ・・・ＳｉＯ２ ／ＳｉＮ層
４・・・チタン膜
５・・・ニッケル膜
６・・・パラジューム膜
７・・・フォトレジスト
８・・・低融点金属
９、１５、２３、３２、４２、４７、４８・・・はんだバンプ
１０、２０、３３、４３、１０１・・・配線基板
１１、２４、３４、４４、１０６・・・接続パッド
１２、２２、１０４・・・低誘電率絶縁膜（ＬｏｗＫ膜）
１２ａ、１２ｂ・・・Ｃｕ配線
１３、２６、３５ａ、３５ｂ、４５ａ、４５ｂ、４５ｃ・・・フラックス機能を有する樹脂
１４、３６、４６、１１０・・・樹脂封止体
２５・・・フリップチップボンダのツール
１０２、１０３・・・バンプ電極
Ａ・・・半導体ウェーハ

Claims (14)

  1. 半導体素子もしくは集積回路が作り込まれ、表面に複数のバンプ電極が形成された半導体チップと、
    前記バンプ電極と電気的に接続された複数の接続電極を有する配線基板と、
    前記半導体チップと前記配線基板との間隙であって、且つ電気的に接続された前記バンプ電極と前記接続電極とが配列された空間に充填された樹脂封止体とを具備し、
    前記樹脂封止体は、フラックス機能を有する樹脂からなり、この樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴とする半導体装置。
  2. 前記半導体チップには層間を絶縁する比誘電率が３．５以下である低誘電率絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記低誘電率絶縁膜は、前記半導体チップ及び絶縁膜及び金属膜に対する密着強度が１５Ｊ／ｍ２ 以下であることを特徴とする請求項２に記載の半導体装置。
  4. 前記フラックス機能を有する樹脂は、常温において２０ＭＰａ以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記樹脂封止体は、前記半導体チップに近い第１の樹脂層と、前記配線基板に近い第２の樹脂層とからなり、前記第２の樹脂層は、ノンフィラー樹脂であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記樹脂封止体は、前記半導体チップに近い第１の樹脂層と、前記配線基板に近い第２の樹脂層と、前記第１の樹脂層及び前記第２の樹脂層の間に介在された第３の樹脂層とからなり、前記第３の樹脂層は、ノンフィラー樹脂であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
  7. 前記半導体チップのバンプ電極は、前記半導体チップに形成された接続電極に電気的に接続され、前記接続電極少なくとも１部は、少なくとも１層が有機膜からなるパッシベーション膜により保護被覆されていることを特徴とする請求項１に記載の半導体装置。
  8. 半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、
    前記半導体チップと複数の接続電極が形成された配線基板との間にフラックス機能を有する樹脂を介在させる工程と、
    前記樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、
    前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記樹脂からなる樹脂封止体を形成する工程とを具備し、
    前記樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴とする半導体装置の製造方法。
  9. 半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、
    前記半導体チップと複数の接続電極が形成された配線基板との間の前記半導体チップに近接してフラックス機能を有する第１の樹脂を介在させる工程と、
    前記半導体チップと複数の接続電極が形成された配線基板との間の前記配線基板に近接してフラックス機能を有し、フィラーが含有していない第２の樹脂を介在させる工程と、
    前記第１及び第２の樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、
    前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記第１及び第２の樹脂からなる樹脂封止体を形成する工程とを具備し、
    前記第１及び第２の樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴とする半導体装置の製造方法。
  10. 半導体素子もしくは集積回路が作り込まれた半導体チップに複数のバンプ電極を形成する工程と、
    前記半導体チップと複数の接続電極が形成された配線基板との間の前記半導体チップに近接してフラックス機能を有する第１の樹脂を介在させる工程と、
    前記半導体チップと複数の接続電極が形成された配線基板との間の前記配線基板に近接してフラックス機能を有する第２の樹脂を介在させる工程と、
    前記第１及び第２の樹脂の間にフラックス機能を有し、フィラーが含有していない第３の樹脂を介在させる工程と、
    前記第１、第２及び第３の樹脂を介在させた状態で前記バンプ電極と前記接続電極とを位置合わせして加圧する工程と、
    前記半導体チップと前記配線基板とを加熱して前記バンプ電極と前記接続電極とを電気的に接続するとともに、前記半導体チップと前記配線基板との空隙を充填するように前記第１、第２及び第３の樹脂からなる樹脂封止体を形成する工程とを具備し、
    前記第１、第２及び第３の樹脂は、前記バンプ電極と前記接続電極との接続時において前記バンプ電極が溶融状態である時に液状から固体に変化した状態の樹脂であることを特徴とする半導体装置の製造方法。
  11. 前記半導体チップには層間を絶縁する比誘電率が３．５以下である低誘電率絶縁膜が形成されていることを特徴とする請求項８乃至請求項１０のいずれかに記載の半導体装置の製造方法。
  12. 前記低誘電率絶縁膜は、前記半導体チップ及び絶縁膜及び金属膜に対する密着強度が１５Ｊ／ｍ２ 以下であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記フラックス機能を有する樹脂は、常温において２０ＭＰａ以上であることを特徴とする請求項８乃至請求項１２のいずれかに記載の半導体装置の製造方法。
  14. 前記半導体チップと前記配線基板とを加熱する処理は、リフロー炉で行われ、リフロー条件は、２００℃以上、６０秒以上であることを特徴とする請求項８乃至請求項１３のいずれかに記載の半導体装置の製造方法。
JP2003067607A 2003-03-13 2003-03-13 半導体装置及びその製造方法 Pending JP2004281491A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003067607A JP2004281491A (ja) 2003-03-13 2003-03-13 半導体装置及びその製造方法
TW093106736A TWI237310B (en) 2003-03-13 2004-03-12 Semiconductor device and manufacturing method of the same
US10/798,433 US20040222522A1 (en) 2003-03-13 2004-03-12 Semiconductor device and manufacturing method of the same
CNB2004100089257A CN100539096C (zh) 2003-03-13 2004-03-15 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003067607A JP2004281491A (ja) 2003-03-13 2003-03-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2004281491A true JP2004281491A (ja) 2004-10-07

Family

ID=33285164

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003067607A Pending JP2004281491A (ja) 2003-03-13 2003-03-13 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US20040222522A1 (ja)
JP (1) JP2004281491A (ja)
CN (1) CN100539096C (ja)
TW (1) TWI237310B (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006098219A1 (ja) * 2005-03-14 2006-09-21 Sumitomo Bakelite Co., Ltd. 半導体装置
WO2007122821A1 (ja) * 2006-04-20 2007-11-01 Sumitomo Bakelite Co., Ltd. 半導体装置
WO2007129458A1 (ja) * 2006-04-27 2007-11-15 Sumitomo Bakelite Co., Ltd. 半導体装置および半導体装置の製造方法
JP2008218553A (ja) * 2007-03-01 2008-09-18 Nec Corp 半導体装置及びその製造方法
JP2010123817A (ja) * 2008-11-21 2010-06-03 Fujitsu Ltd ワイヤボンディング方法および電子装置とその製造方法
TWI387018B (zh) * 2005-01-10 2013-02-21 Micron Technology Inc 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法
KR101518611B1 (ko) * 2013-03-07 2015-05-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 인쇄 회로 보드 상에 패키지들을 연결시키기 위한 방법 및 장치
JP2018137348A (ja) * 2017-02-22 2018-08-30 サンケン電気株式会社 半導体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
TWI251890B (en) * 2004-11-05 2006-03-21 Advanced Semiconductor Eng Wafer structure, chip structure and bumping process
JP4097660B2 (ja) * 2005-04-06 2008-06-11 シャープ株式会社 半導体装置
JP4305430B2 (ja) * 2005-08-24 2009-07-29 ソニー株式会社 部品実装方法および部品実装体
WO2007135768A1 (ja) * 2006-05-19 2007-11-29 Sumitomo Bakelite Co., Ltd. 半導体装置
US20070267745A1 (en) * 2006-05-22 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including electrically conductive bump and method of manufacturing the same
JP4946262B2 (ja) * 2006-08-18 2012-06-06 富士通セミコンダクター株式会社 半導体素子の実装方法及び半導体装置の製造方法
JP5627835B2 (ja) 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP2009245957A (ja) * 2008-03-28 2009-10-22 Panasonic Corp 半導体装置及びその製造方法
US8319339B2 (en) * 2009-07-10 2012-11-27 Stmicroelectronics (Tours) Sas Surface-mounted silicon chip
JP2011165862A (ja) * 2010-02-09 2011-08-25 Sony Corp 半導体装置、チップ・オン・チップの実装構造、半導体装置の製造方法及びチップ・オン・チップの実装構造の形成方法
US8338287B2 (en) * 2010-03-24 2012-12-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
JP6260814B2 (ja) * 2011-06-02 2018-01-17 パナソニックＩｐマネジメント株式会社 電子部品実装方法、電子部品搭載装置および電子部品実装システム
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US9978987B2 (en) * 2014-03-24 2018-05-22 Pioneer Corporation Light emitting device and method of manufacturing a light emitting device
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3296400B2 (ja) * 1995-02-01 2002-06-24 東芝マイクロエレクトロニクス株式会社 半導体装置、その製造方法およびＣｕ製リード
US5985043A (en) * 1997-07-21 1999-11-16 Miguel Albert Capote Polymerizable fluxing agents and fluxing adhesive compositions therefrom
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP3119230B2 (ja) * 1998-03-03 2000-12-18 日本電気株式会社 樹脂フィルムおよびこれを用いた電子部品の接続方法
KR100643105B1 (ko) * 1998-05-06 2006-11-13 텍사스 인스트루먼츠 인코포레이티드 플립-칩 전자 디바이스를 언더필링하는 저응력 방법 및 장치
US6077726A (en) * 1998-07-30 2000-06-20 Motorola, Inc. Method and apparatus for stress relief in solder bump formation on a semiconductor device
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US6639321B1 (en) * 2000-10-06 2003-10-28 Lsi Logic Corporation Balanced coefficient of thermal expansion for flip chip ball grid array
US6462426B1 (en) * 2000-12-14 2002-10-08 National Semiconductor Corporation Barrier pad for wafer level chip scale packages
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI387018B (zh) * 2005-01-10 2013-02-21 Micron Technology Inc 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法
WO2006098219A1 (ja) * 2005-03-14 2006-09-21 Sumitomo Bakelite Co., Ltd. 半導体装置
KR100906047B1 (ko) * 2005-03-14 2009-07-03 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
US7759794B2 (en) 2005-03-14 2010-07-20 Sumitomo Bakelite Company, Ltd. Semiconductor device
WO2007122821A1 (ja) * 2006-04-20 2007-11-01 Sumitomo Bakelite Co., Ltd. 半導体装置
US8629556B2 (en) 2006-04-20 2014-01-14 Sumitomo Bakelite Co., Ltd. Semiconductor device
KR101077671B1 (ko) 2006-04-20 2011-10-27 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
JP2010199612A (ja) * 2006-04-27 2010-09-09 Sumitomo Bakelite Co Ltd 半導体装置および半導体装置の製造方法
JP2010199611A (ja) * 2006-04-27 2010-09-09 Sumitomo Bakelite Co Ltd 半導体装置
US7829992B2 (en) 2006-04-27 2010-11-09 Sumitomo Bakelite Company, Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5228908B2 (ja) * 2006-04-27 2013-07-03 住友ベークライト株式会社 半導体装置
WO2007129458A1 (ja) * 2006-04-27 2007-11-15 Sumitomo Bakelite Co., Ltd. 半導体装置および半導体装置の製造方法
JP2008218553A (ja) * 2007-03-01 2008-09-18 Nec Corp 半導体装置及びその製造方法
JP2010123817A (ja) * 2008-11-21 2010-06-03 Fujitsu Ltd ワイヤボンディング方法および電子装置とその製造方法
KR101518611B1 (ko) * 2013-03-07 2015-05-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 인쇄 회로 보드 상에 패키지들을 연결시키기 위한 방법 및 장치
US9224678B2 (en) 2013-03-07 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for connecting packages onto printed circuit boards
US9698118B2 (en) 2013-03-07 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for connecting packages onto printed circuit boards
US10068873B2 (en) 2013-03-07 2018-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for connecting packages onto printed circuit boards
JP2018137348A (ja) * 2017-02-22 2018-08-30 サンケン電気株式会社 半導体装置

Also Published As

Publication number Publication date
US20040222522A1 (en) 2004-11-11
TW200425277A (en) 2004-11-16
CN1531076A (zh) 2004-09-22
CN100539096C (zh) 2009-09-09
TWI237310B (en) 2005-08-01

Similar Documents

Publication Publication Date Title
JP2004281491A (ja) 半導体装置及びその製造方法
JP3859403B2 (ja) 半導体装置及びその製造方法
US6159837A (en) Manufacturing method of semiconductor device
JP5664392B2 (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
KR101607790B1 (ko) 반도체 장치 제조 방법 및 반도체 장치
US8367539B2 (en) Semiconductor device and semiconductor device manufacturing method
JP3450238B2 (ja) 半導体装置及びその製造方法
US20080012131A1 (en) Semiconductor device, mounting construction of a semiconductor device, and method of manufacturing the semiconductor device with the mounting construction
JPH0637143A (ja) 半導体装置および半導体装置の製造方法
WO1999036957A1 (fr) Boitier de semiconducteur
JP2004055628A (ja) ウエハレベルの半導体装置及びその作製方法
JPWO2020090601A1 (ja) 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法
JP5562438B2 (ja) 電子部品実装体、電子部品、基板
JP2013115336A (ja) 半導体装置及びその製造方法
JP2001127095A (ja) 半導体装置及びその製造方法
CN106463427B (zh) 半导体装置及其制造方法
JP3868766B2 (ja) 半導体装置
JP3502056B2 (ja) 半導体装置およびこれを用いた積層構造体
KR101926713B1 (ko) 반도체 패키지 및 그 제조방법
JP2021034600A (ja) 半導体装置
JPH05235102A (ja) 半導体装置
JP3836449B2 (ja) 半導体装置の製造方法
JP7196936B2 (ja) 半導体装置用配線基板の製造方法、及び半導体装置用配線基板
JP3296344B2 (ja) 半導体装置およびその製造方法
JP2003229451A (ja) フリップチップ実装構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060123

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060324

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070424