TWI387018B - 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法 - Google Patents

具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法 Download PDF

Info

Publication number
TWI387018B
TWI387018B TW095100929A TW95100929A TWI387018B TW I387018 B TWI387018 B TW I387018B TW 095100929 A TW095100929 A TW 095100929A TW 95100929 A TW95100929 A TW 95100929A TW I387018 B TWI387018 B TW I387018B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
pads
dielectric layer
workpiece
Prior art date
Application number
TW095100929A
Other languages
English (en)
Other versions
TW200629451A (en
Inventor
Sanh D Tang
Mark E Tuttle
Keith R Cook
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW200629451A publication Critical patent/TW200629451A/zh
Application granted granted Critical
Publication of TWI387018B publication Critical patent/TWI387018B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04073—Bonding areas specifically adapted for connectors of different types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0496—6th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法
本發明係關於具有銲墊(例如，銅銲墊)之互聯結構，及在銲墊上形成凸塊部位之方法。
半導體裝置及其他類型之微電子裝置具有附著至一陶瓷晶片載體、有機印刷電路板、引線框架或另一類型插入結構之晶粒。可使用晶片直接黏著(DCA)、覆晶接合或接線接合將該等微電子晶粒附著至該等插入結構，以將該等晶粒中的積體電路電連接至該等插入結構之接線。在典型的DCA或覆晶方法中，係將一導電材料(例如，銲料)之極小凸塊或球沈積至一晶粒之觸點上。然後，將該等凸塊連接至一插入結構上的對應端子。
銅被廣泛用於半導體裝置中之接線。例如，許多高效能裝置之積體電路中的接線係由銅構成。許多微電子晶粒之銲墊亦係由銅製成。然而，銅銲墊之一問題係：在存在氧及水之情形中，銅易於被氧化或腐蝕。因此，銅銲墊必須受到保護以防止可能損害或破壞該裝置之氧化及/或腐蝕。
圖1係一剖視圖，其圖解闡釋一具有帶銅銲墊20之基板11的微電子晶粒10之一部分。圖1中之晶粒10進一步包括鈍化層，該等鈍化層包括一第一介電層32(例如，二氧化矽)、一第二介電層34(例如，氮化矽)及一第三介電層36(例如，聚醯亞胺)。晶粒10進一步包括一具有障壁層42及障壁層42上金屬層44之頂蓋40。頂蓋40係藉由在第一及第二介電層32及34上構建一第一遮罩且在銲墊20上蝕刻多個穿過第一及第二介電層32及34的孔來形成。然後，將障壁層42及金屬層44沈積於工件10上。形成頂蓋40之製程進一步包括：用光阻劑50在金屬層44之頂部上構建一第二遮罩、顯影光阻劑50以曝光第三介電層36之上部部分上的金屬層44區域、且隨後使用反應式離子蝕刻法將金屬層44及障壁層42向下蝕刻至第三介電層36。接下來，自工件10剝離光阻劑50以將頂蓋40保留在銅銲墊20上。
使用圖1中所示之銅互聯結構的一個問題係在製造上相對昂貴，此乃因此製程需要一第一遮罩以在銲墊20上形成開口及一第二遮罩以在金屬層44上形成光阻劑50圖案。構建遮罩係昂貴，此乃因其需要極昂貴的光微影設備以在半導體裝置中達成所需要的公差。此製程亦昂貴，此乃因其使用成本昂貴的反應式離子蝕刻法來移除金屬層44及障壁層42之部分。此製程甚至更昂貴，此乃因光阻劑50彙集在銲墊20上且需要耗費時間來移除。
圖2係一剖視圖，其圖解闡釋一具有一頂蓋以保護銅銲墊之微電子晶粒100的另一實施例之一部分。圖2中所示晶粒100類似於圖1中所示之晶粒10，且因此在此兩個圖式中，相同之參考編號表示相同之組件。圖2中所示之晶粒100包括一被電鍍至銲墊20上的頂蓋140。頂蓋140係藉由構建該第一遮罩且在銲墊20上形成一穿過第一及第二介電層32及34之孔而製成。在銲墊20上形成該孔後，使用一系列不同電之鍍循環將頂蓋140電鍍至銲墊20上。例如，可使用一電鍍製程將一鈀層142直接電鍍至銲墊20上。鈀層142提供一晶籽層或成核層以便使用另一電鍍製程將一鎳層144電鍍至鈀層142上。於某些實施例中，可在沈積鎳層144之前將銀層146電鍍至鈀層142上，及/或可將金層148沈積至鎳層144上。
使用圖2中所示之頂蓋140的一個問題係鎳初始電鍍至該等下伏金屬層其中之一上且隨後繼續電鍍至其自身上。然而，該鎳並不與穿過該等介電層的該開口之該等側壁接合以致氧及潮氣可沿該鎳與介電層32、34及36之間的界面遷移。因此，觸點140不會充分保護銅銲墊20不被氧化及腐蝕。
 1.概述
本發明之數個態樣係針對在銲墊(例如，由銅、銀、金或其他適合之導電材料構成之銲墊)上形成保護頂蓋。該等保護頂蓋在微電子裝置之製造中提供多個可附著導電凸塊、銲線、重分配層之金屬化或球之部位。一種用於製作此等凸塊部位之方法的一個實施例包括：提供具有複數個晶粒之工件，該複數個晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊。此實施例進一步包括：在該工件上創建一鈍化結構、在該鈍化結構中形成開口以暴露該等銲墊之部分，及在該鈍化結構及該等銲墊所暴露之部分上，沈積一外部金屬層。該外部金屬層通常具有一厚度，以使該等開口不能完全被該金屬層填滿。該製程進一步包括將該工件平面化至該鈍化結構中之一端點。該平面化步驟包括：貼著一平面化介質置放該工件，且以一可自該鈍化結構移除該外部金屬層及該障壁層之部分的方式，使該工件及/或該平面化介質彼此相對地移動。因此，該平面化程序電隔絕地形成於該鈍化結構內之該等開口中之該金屬層的剩餘部分，以在該等銲墊上構建自對凖式保護頂蓋。
用於在銅銲墊上製作凸塊部位之另一實施例及方法包括提供具有複數個晶粒之微電子工件，該複數個晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊。此實施例進一步包括構建一包含若干個穿過該介電結構之開口的介電結構。該等開口具有若干個側壁(其被佈置成至少部分地暴露該等銲墊)及若干個凸肩(其相對於該等側壁橫向伸出)。此實施例進一步包括在該介電結構及該等銲墊所暴露之部分上沈積一導電層，以使該導電層具有倚座在該等開口中之凸肩上的臺階。自該介電結構之頂部移除該導電層之上部部分，以在該等銅銲墊上形成自對凖式頂蓋。例如，可藉由貼著一平面化介質置放該工件，且使該工件及/或該平面化介質彼此相對地移動，以自該介電結構移除該導電層之上部部分。此製程可視需要包括在沈積該導電層之前，於該介電結構及該等銲墊所暴露之部分上形成一中間層，且隨後將該導電層沈積於該中間層上。該中間層(例如)可係(a)一防止材料在該等銲墊與該導電層之間擴散或遷移之障壁層，及或(b)一為該介電結構及/或該等銲墊提供良好黏結之黏結層。該導電層可係鋁、鎳或其他適合金屬。
一用於在銅銲墊上形成凸塊部位之方法的另一實施例包括提供一具有複數個晶粒之微電子工件，該複數個晶粒包括積體電路及若干個被電耦接至該積體電路之銅銲墊。此方法進一步包括在該工件上構建一介電結構以使開口被佈置成一至少部分地暴露個別銲墊之圖案。此方法藉由以下步驟繼續：在該介電結構及該等銲墊所暴露部分上形成一障壁層、在該障壁層上沈積一鋁層、及用犧牲材料塗佈該鋁層。藉由使用機械或化學－機械平面化製程來移除該犧牲材料、該鋁層及該障壁層之上部部分以進一步形成該等凸塊部位。然後，可自該工件移除該犧牲材料之剩餘部分以暴露該等銅銲墊上的該鋁層之該等部分。
根據本發明之用於在銲墊上製造凸塊部位之再一方法包括提供一具有複數個晶粒之微電子工件，該複數個晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊。此實施例進一步包括在該工件上構建一介電結構以使開口對凖於對應銲墊及在該介電結構及該等銲墊上沈積一導電頂蓋層。該頂蓋層具有一厚度小於該介電結構之彼厚度以使該介電結構中的該等開口不致完全被該頂蓋層填滿。此方法進一步包括在不致在該頂蓋層上形成一遮罩之前提下自該工件移除該頂蓋層之部分，以構建若干個包括至少該頂蓋層之多個分立部分的頂蓋。該等頂蓋自對凖於對應銅銲墊。
本發明之另一態樣係針對在銅銲墊上具有凸塊部位之微電子工件。例如，此一工件之一個實施例包括一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊。該工件進一步包括(a)一具有複數個開口(其具有若干個自對應銲墊伸出之側壁)之介電結構，及(b)複數個位於對應銲墊上之頂蓋。該等個別頂蓋包括一導電頂蓋層之分立部分。該等頂蓋彼此電隔絕且在不致在該頂蓋層上形成一遮罩之前提下自對凖於對應之銲墊。該等頂蓋通常具有一厚度小於該介電結構之彼厚度以使該介電結構中的該等開口不致完全被該等頂蓋填滿。
根據本發明之一微電子工件之另一實施例包括一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊。此實施例進一步包括一位於該工件上之介電結構及複數個位於該等銲墊上之導電頂蓋。該介電結構具有一經平面化之上表面及複數個帶有自對應銅銲墊伸出之側壁的開口。該等個別導電頂蓋具有一位於該等開口內的導電層。於一實施例中，該等頂蓋可包括(a)一附著至該等銲墊及該等開口之側壁的第一層及(b)一位於該第一層上的第二層。該第二層通常係鋁或另一適合之導電材料。該等頂蓋進一步包括一自該介電結構之經平面化上表面延伸之經平面化部分。該工件可進一步包括複數個附著至該等頂蓋的外部電連接器(例如，導電球或銲線)。
根據本發明之一微電子工件之再一實施例包括一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銅銲墊。此實施例進一步包括一位於該工件上的介電結構及複數個彼此電隔絕且被定位在對應銲墊上的導電頂蓋。此實施例中的介電結構包括一位於該工件上之第一介電層、一位於該第一介電層上之第二介電層及一位於該第二介電層上之第三介電層。該介電結構可進一步包括複數個對凖於對應銅銲墊的帶側壁開口。該等個別開口具有一位於該等第二與第三介電層之間或另一沿該等側壁之合適位置處的橫向凸肩。該等導電頂蓋皆定位在該等銲墊上之對應開口內，且個別頂蓋具有一與一對應開口之凸肩相嚙合之臺階。
下文章節中將參照一半導體裝置上之銅銲墊來闡述本發明之數個實施例，但以下所述的該等方法及結構可用於其他類型之微電子裝置。此外，該等銲墊並非被侷限於銅銲墊，而或者可為銀、金或其他適合之材料。另外，本發明之其他實施例可具有與本文中所述之彼等不同的構造或組件。因此，本發明之數個實施例可能具有附加元件或可能不具有以下參照圖3－5C所述該等元件中的某些元件。
2.銅銲墊上自對凖式頂蓋之實施例
圖3係一圖解闡釋一微電子工件300之一部分之剖視圖，微電子工件300包括複數個位於銲墊上的保護頂蓋以給銲錫球、銲線、再分配層之金屬化或其他外部暴露之導電連接器提供接觸部位。微電子工件300包括一具有複數個形成於基板310內及/或其上面之晶粒320的基板310。晶粒320包括積體電路330及若干個被電耦接至積體電路330之銲墊340。銲墊340通常係銅銲墊，但銲墊340亦可係銀銲墊、金銲墊或其他適合之導電銲墊。工件300進一步包括一介電結構350，其具有複數個在銲墊340上被佈置成一圖案之開口352。更具體而言，開口352經組態以暴露擬耦接至一外部裝置的個別銲墊340之至少一部分。該工件進一步包括複數個覆蓋銲墊340且被附接至開口352之側壁的頂蓋360。如以下更詳細之解釋，頂蓋360自對凖於對應銲墊340以致不使用一單獨遮罩來電隔絕開口352內的頂蓋360。與圖1及2中所示之習用結構相比對，預計頂蓋360(a)在製造上甚不昂貴，及(b)提供良好的防氧及潮氣保護。
圖4A－4D係剖視圖，該等剖視圖圖解地闡釋在一用於製造圖3中所示之頂蓋360之一實施例之製程的多個依序步驟處的工件300。在圖3－4D中，相同之參考編號表示相同之組件。圖4A圖解地闡釋此製程之一早期步驟。其中介電結構350已被沈積在基板310上，但銲墊340尚未穿過介電結構350露出。於此實施例中，介電結構350包括一第一介電層410、一位於第一介電層410上之第二介電層412，及一位於第二介電層412上之第三介電層414。第一介電層410可係二氧化矽，而第二介電層412可係氮化矽。該等第一及第二介電層410及412可具有一約0.5 μm至4 μm之組合厚度，而此等層通常具有一約1 μm至1.5 μm之總厚度。第三介電層414可係一聚合物或其他適合之介電材料，以便在第二介電層412上形成一永久遮罩。例如，第三介電層414可係一被沈積成約2－10微米之厚度的光活性材料。第三介電層414之一具體實施例係4微米厚的聚苯噁唑(PBO)層。如以下更詳細之解釋，第三介電層414經組態以在後續平面化程序中阻止於銲墊340上形成凹坑。更具體而言，第三介電層41係足夠厚，以在後續化學－機械平面化步驟期間，保護銲墊340及銲墊340上的任何金屬層免受過度腐蝕。工件300可進一步包括一位於銅銲墊340與介電結構350之間的擴散障壁層415，以防止銅擴散至介電結構350內。於一實施例中，擴散障壁層415係一300埃厚的碳化矽層。可使用適合的化學氣相沈積法、濺鍍法或其他用於沈積此等材料之習知製程，來沈積所有介電層410、412、414及415。
圖4B圖解地闡釋該方法之一後續步驟，其中開口352係形成為穿過介電結構350，以暴露銲墊340之一部分。開口352具有一側壁420及一沿側壁420之凸肩422。凸肩422可係一橫切於側壁420延伸的橫向缺口或邊緣。例如，開口352通常具有一平行於銲墊340之頂表面約20 μm至120 μm且更普遍為40 μm至100 μm的橫截面尺寸。於一實施例中，第三介電層414係由PBO構成，而開口352係藉由曝光及顯影該PBO形成，以產生一具有與銲墊340對凖之孔的遮罩。然後，蝕刻銲墊340上的第二介電層412、第一介電層410及擴散障壁層415之該等部分，以暴露銲墊340之上表面。在蝕刻開口352後，即使用光電漿清除來清洗工件300。該電漿清除亦腐蝕第三介電層414，以進一步在第三介電層412與第三介電層414之間的界面處形成凸肩422。
圖4C圖解闡釋在用於該頂蓋之導電材料已被沈積於該工件上後之一後續步驟時的工件300。於一實施例中，工件300包括一被沈積於介電結構350及銲墊340上的第一導電層430及一被沈積於第一導電層430上的第二導電層440。例如，第一導電層430可係一任選中間層，該中間層提供(a)一障壁層以防止材料在銲墊340與第二導電層440之間遷移或擴散、及/或(b)介電結構350與銲墊340之良好黏著。在銅銲墊之情形中，第一導電層430通常係一具有約300埃至500埃厚度之障壁/黏結層，而第二導電層440通常係一具有約5,000埃至30,000埃厚度之金屬層。第一導電層430可由Ta、TaN、TiN、WNX 或其他可防止銅擴散入介電結構350及/或第二導電層440之適合材料構成。第二導電層440可係一具有約8,000埃至20,000埃厚度之鋁層。或者，第二導電層440可係鎳或另一適合之金屬。在一鎳第二導電層440之情形中，因銅不會擴散入鎳內而不需要第一導電層430。該等第一及第二導電層430及440與側壁420及凸肩422相符。因此，該等第一及第二導電層430及440具有一倚座在凸肩422上之臺階442。臺階442與凸肩422之間的界面提供一強壯之障壁層以阻擋氧及潮氣抵達銲墊340。第一及第二導電層430及440亦具有一小於介電結構350之彼厚度的組合厚度，以使此等導電層不致完全填滿介電結構350內的開口352。於一實施例中，該等第一及第二導電層430及440之組合厚度約為1 μm至3 μm以便在沈積該等導電層後開口352內隨即存在一沒有導電材料之明顯空穴。
圖4D圖解闡釋在銲墊340上已形成頂蓋460後的工件300。頂蓋460係一圖3中所示頂蓋360其中之一的實施例。頂蓋460係藉由平面化工件300以自第三介電層414之頂表面移除該等第一及第二導電層430及440之上部部分而形成。可藉由貼著一平面化介質(未顯示)置放工件300且使該工件及/或該平面化介質彼此相對地移動來平面化工件300。該平面化製程自第三介電層414頂表面移除該等第一及第二導電層430及440之上部部分而不會過度腐蝕銲墊340上的第一及第二導電層430及440之該部分。第三介電層414保護銲墊340上的第一及第二導電層430及440之該部分，此乃因第三介電層414之相對大厚度會防止拋光墊伸入開口內達其在第二導電層440內導致不可接受之「凹坑」之程度。雖然銲墊340上的第二導電層440之該部分中未顯示凹坑，但某些凹坑可能係可接受。如圖4D中所示，第三介電層414具有一經平面化上表面450且頂蓋460具有一係經平面化上表面450之一延伸部分的經平面化部分462。該平面化製程電隔絕銲墊340上之頂蓋460而必須不在第二導電層440上形成一第二遮罩。因此，頂蓋460係自對凖於銲墊340。
圖4D中所示頂蓋460之一態樣係預計其製造比上文參照圖1所示及所述之頂蓋40不昂貴。頂蓋460係僅使用單個遮罩以形成穿過介電結構350之開口352所製成。頂蓋460係自對凖於銲墊340，此乃因參照圖4D所述之平面化製程不使用第二遮罩自介電結構350之頂表面來移除第一及第二導電層430及440之上部部分。與圖4D中所示之頂蓋460相反，圖1中所示之頂蓋40需要一第一遮罩以形成穿過該等介電層之開口及一第二遮罩以圖案化光阻劑50。此外，圖1中所示之頂蓋40需要一昂貴的反應式離子蝕刻來移除該等導電層所暴露之部分，且必須自頂蓋40剝離光阻劑50。用於形成頂蓋460之單個平面化製程比在該工件上形成一第二遮罩、使用一反應性離子蝕刻來蝕刻該等金屬層、且清洗該光阻劑更不昂貴。因此，預計圖4D中所示之頂蓋460具有製造成本效益。
進一步預計圖4D中所示之頂蓋460之實施例為銅銲墊40提供格外好之保護。首先，第一導電層430接合或另外黏合至側壁420，及第二導電層440接合至第一導電層430。其次，頂蓋460與介電結構350之間的界面長度相當長。因此，氧及潮氣不太可能抵達銅銲墊340之表面。第三，凸肩422與臺階442之間的界面進一步阻止空氣及潮氣抵達銅銲墊340。第二導電層440通常具有一比介電結構350高的熱膨脹係數。因此，當第二導電層440在其沈積後冷卻時，其向內及向下收縮一大於介電結構350收縮之程度以使臺階442向下壓靠在凸肩422上。第二導電層440有效地在臺階442與凸肩422之間形成一密封以進一步阻止氧、潮氣或其他污染物抵達銲墊340。
頂蓋460之另一態樣係該介電結構允許在不沒有遮罩之前提下使用化學－機械平面化來移除第一及第二導電層430及440之上部部分。在本發明之前，化學－機械平面化不被認為係一用於移除第一及第二導電層430及440之上部部分的適用選項，此乃因該拋光墊將伸入該等開口內且在該等頂蓋內導致凹坑。圖4A－4D中所示之製程之實施例因構建介電結構350而允許使用化學－機械平面化以防止或至少減輕在銲墊340上該區域內形成第二導電層440之凹坑。例如，圖4A－4D中所示程序之一特定實施例將第三介電層414形成為一約4微米之厚度以便在自第三介電層414已移除第一及第二導電層430及440之上部部分前，該平面化墊不會「凹陷」入第二導電層440內達一不可接受之程度。
圖5A－5C圖解闡釋一種用於形成一頂蓋之方法，該頂蓋界定圖3中所示頂蓋360中之一個之另一實施例。在圖3－5C中，相同之參考編號表示相同之組件。圖5A圖解闡釋此實施例之一早期步驟，其中工件300具有一介電結構505，其包括一第一介電層510及一第二介電層512。第一介電層510可係二氧化矽，且第二介電層512可係氮化矽。工件300可進一步包括一位於銅銲墊340與介電結構505之間的障壁層513，以防止銅擴散入介電結構505內。電介質505進一步包括一具有一自銲墊340伸出之側壁520之開口352。可將第一及第二介電層510及512沈積於基板310上，且隨後使用一遮罩穿過第一及第二介電層510及512蝕刻開口352。然後，自工件300剝離該遮罩。
圖5B圖解闡釋在該方法之一後續步驟時的工件300。在此步驟時，該工件包括一沈積於第二介電層512及銲墊340上的第一導電層530。該工件進一步包括一沈積於第一導電層530上的第二導電層540及一沈積於第二導電層540上的犧牲材料550。第一導電層530可係一障壁層、第二導電層540可係鋁或另一適合金屬、及犧牲材料550可係一光阻劑。第一及第二導電層530及540之結構及組成可與上文參照圖4A－D所述之第一及第二導電層430及440相同。
圖5C圖解闡釋在已使用平面化製程移除第一及第二導電層530及540之上部部分以在銲墊340上形成頂蓋560後的工件300。於此實施例中，係藉由在一化學－機械平面化製程中將工件300壓靠在一平面化介質上，且使該工件及/或該平面化介質彼此相對地移動，以自工件300移除第一及第二導電層530及540之上部部分。因此，第二介電層512具有一經平面化表面515而頂蓋560具有一經平面化部分562。
依據前文所述，將瞭解，本文已出於圖解闡釋目的闡釋了本發明之具體實施例，但可在不背離本發明精神及範圍之前提下作出各種修改。例如，以上參照圖4D及5C所述之平面化製程可單純地係一機械製程或一化學－機械製程。此外，該等銲墊、導電層及介電層可由不同於上述彼等之材料構成及/或具有不同於上述彼等之厚度。另外，可在該介電結構及頂蓋之頂部上製造一再分配結構，以使該再分配結構中之金屬化電耦接至該等銲墊上之頂蓋。因此，本發明不受除隨附申請專利範圍外的任何限制。
10．．．微電子晶粒(晶粒、工件)
11．．．基板
20．．．銅銲墊
32．．．第一介電層
34．．．第二介電層
36．．．第三介電層
40．．．頂蓋(銅銲墊)
42．．．障壁層
44．．．金屬層
50．．．光阻劑
100．．．晶粒
140．．．頂蓋(觸點)
142．．．鈀層
144．．．鎳層
146．．．銀層
148．．．金層
300．．．微電子工件
310．．．基板
320．．．晶粒
330．．．積體電路
340．．．銲墊(銅銲墊)
350．．．介電結構
352．．．開口
360．．．頂蓋
410．．．第一介電層
412．．．第二介電層
414．．．第三介電層
415．．．擴散障壁層(介電層)
420．．．側壁
422．．．凸肩
430．．．第一導電層
440．．．第二導電層
442．．．臺階
450．．．經平面化上表面
460．．．頂蓋
462．．．經平面化部分
505．．．介電結構(電介質)
510．．．第一介電層
512．．．第二介電層
513．．．障壁層
515．．．經平面化表面
520．．．側壁
530．．．第一導電層
540．．．第二導電層
550．．．犧牲材料
560．．．頂蓋
562．．．經平面化部分
圖1係一根據先前技術之一態樣的一具有一銅銲墊之微電子裝置之剖視圖。
圖2係一根據先前技術之另一態樣的一具有銅銲墊之微電子裝置之剖視圖。
圖3係一圖解闡釋根據本發明之一實施例的一微電子裝置之一部分之剖視圖，該微電子裝置具有複數個銅銲墊及位於該等銅銲墊上的保護頂蓋。
圖4A－4D係剖視圖，該等剖視圖圖解闡釋根據本發明之一實施例的一用於在一銅銲墊上製作一導電頂蓋之製程之數個步驟。
圖5A－5C係剖視圖，該等剖視圖圖解闡釋根據本發明之另一實施例的一用於在一銅銲墊上製作一導電頂蓋之製程之數個步驟。
300．．．微電子工件
310．．．基板
340．．．銲墊(銅銲墊)
350．．．介電結構
410．．．第一介電層
412．．．第二介電層
414．．．第三介電層
415．．．擴散障壁層(介電層)
420．．．側壁
422．．．凸肩
430．．．第一導電層
440．．．第二導電層
450．．．經平面化上表面
460．．．頂蓋
462．．．經平面化部分

Claims (63)

  1. 一種在微電子裝置之製造中於銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子工件，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；在該工件上形成一鈍化結構，其中形成該鈍化結構包括將一第一介電層沈積於該工件上、將一第二介電層沈積於該第一介電層上，及將一光活性第三介電層沈積於該第二介電層上；在該鈍化結構內創建多個開口，以至少部分地暴露該等銲墊，其中在該鈍化結構中創建多個開口包括顯影該光活性第三介電層以形成一具有孔對凖於該等銲墊之遮罩、使用該遮罩蝕刻穿過該等第一及第二介電層以形成具有自對應銲墊伸出之側壁的開口，及在該等開口內形成橫切於該等側壁延伸之凸肩；在該等銲墊及該鈍化結構上，沈積一中間層；在該鈍化結構及該等銲墊上，沈積一外部金屬層，其中沈積一外部金屬層包括將一鋁層沈積於該中間層上；及藉由貼著一平面化介質置放該工件，且以一自該鈍化結構移除該外部金屬層之多個部分之方式，使該工件及/或該平面化介質彼此相對地移動來平面化該工件，其中平面化該工件包括自該第三介電層之一頂表面對該中間層及該外部金屬層的多個部分實施化學-機械平面化，以在該等銲墊上留下自對凖式頂蓋。
  2. 如請求項1之方法，其中沈積該金屬層包括將該金屬層沈積至一小於該鈍化結構之一厚度的厚度，以便在平面化 該工件之前，該金屬層不會完全填滿該鈍化結構中的該等開口。
  3. 如請求項1之方法，其中該等銲墊係銅，且該中間層係一阻止銅擴散至該外部金屬層內的障壁層。
  4. 如請求項1之方法，其中該第三介電層包括PBO。
  5. 如請求項1之方法，該中間層係一包括鉭、鈦及/或鎢的障壁層。
  6. 如請求項1之方法，其中該方法進一步包括在平面化該工件之前將一犧牲材料沈積於該金屬層上，及在平面化該工件之後剝離該犧牲材料之剩餘部分。
  7. 如請求項1之方法，其中該鈍化結構具有一經組態以在該平面化步驟期間，防止於該等銲墊上之該中間層的多個部分內，形成凹坑的厚度。
  8. 如請求項7之方法，其中該第三介電層具有一約4 μm之厚度。
  9. 一種在微電子裝置之製造中在銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子裝置，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；構建一介電結構以使該介電結構具有與對應之銲墊相對凖之開口，且該等開口具有(a)被佈置成至少部分地暴露該等銲墊之側壁，及(b)橫切於該等側壁伸出之凸肩，其中構建一介電結構包括：藉由在該工件上沈積一第一介電層、將一第二介電層沈積於該第一介電層上、將一 光活性第三介電層沈積於該第二介電層上以形成一鈍化結構；顯影該第三介電層以形成一具有孔對凖於該等銲墊之遮罩；及使用該遮罩蝕刻穿過該等第一及第二介電層以形成該等開口，其中該等開口之該等側壁延伸穿過該等第一、第二及第三介電層且自該等銲墊伸出；將一金屬層沈積於該介電結構及該等銲墊上，其中金屬層具有倚座於該等開口內該等凸肩上之臺階；及自該介電結構之上部部分移除該金屬層之多個部分，以藉由貼著一平面化介質置放該工件，且使該工件及/或該平面化介質彼此相對地移動，以於該等銲墊上形成自對凖式頂蓋。
  10. 如請求項9之方法，進一步包括藉由腐蝕該第三介電層以使該第二介電層之一上表面橫向地向內伸入該等開口內且超出該第三介電層之一下表面以形成該等凸肩。
  11. 如請求項9之方法，其中該第三介電層包括PBO。
  12. 如請求項9之方法，其中該第三介電層具有一經組態以防止在該平面化步驟期間穿過該等銲墊上之該金屬層之該等部分而形成凹坑的厚度。
  13. 如請求項9之方法，進一步包括(a)在沈積該金屬層之前將一中間層沈積於該介電結構上，及(b)藉由平面化該工件，自該介電結構之該等上部部分移除該金屬層及該中間層兩者的多個部分，以形成具有該障壁層之一分立部分及該金屬層之一分立部分的該等自對凖式頂蓋。
  14. 如請求項13之方法，其中該等銲墊包括一或多種銅、銀 及金。
  15. 如請求項9之方法，其中自該介電結構之該等上部部分移除該金屬層的多個部分包括暴露該第三介電層之一表面。
  16. 一種在微電子裝置之製造中於銅銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子工件，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；在該工件上構建一介電結構，以使該介電結構具有多個被佈置成至少部分地暴露個別銅銲墊之開口，其中構建一介電結構包括：藉由在該工件上沈積一第一介電層、將一第二介電層沈積於該第一介電層上、將一光活性第三介電層沈積於該第二介電層上以形成一鈍化結構；顯影該第三介電層以形成一具有孔對凖於該等銲墊之遮罩；及使用該遮罩蝕刻穿過該等第一及第二介電層以形成該等開口，其中該等開口之側壁延伸穿過該等第一、第二及第三介電層且自該等銲墊伸出；在該介電結構及該等銲墊的該等所暴露部分上，形成一障壁層；將一鋁層沈積於該障壁層上；用一犧牲材料來塗佈該鋁層；藉由貼著一平面化介質置放該工件，且使該工件及/或該平面化介質彼此相對地移動，以自該介電結構之上部部分移除該犧牲材料、該鋁層及該障壁層之多個部分； 及自該工件移除該犧牲材料之剩餘部分。
  17. 如請求項16之方法，其中移除該犧牲材料、該鋁層及該障壁層之多個部分包括暴露該第三介電層之一表面。
  18. 一種在微電子裝置之製造中於銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子工件，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；在該工件上構建一介電結構，以使該介電結構具有多個對凖於對應銲墊之開口，其中構建一介電結構包括：藉由在該工件上沈積一第一介電層、將一第二介電層沈積於該第一介電層上、將一光活性第三介電層沈積於該第二介電層上以形成一鈍化結構；顯影該第三介電層以形成一具有孔對凖於該等銲墊之遮罩；及使用該遮罩蝕刻穿過該等第一及第二介電層以形成該等開口，其中該等開口具有延伸穿過該等第一、第二及第三介電層且自該等銲墊伸出之側壁；在該介電結構及該等銲墊上沈積一導電頂蓋層；在不於該頂蓋層上形成一遮罩之前提下，自該工件移除該頂蓋層之多個部分，以形成包括該頂蓋層之分立部分之自對凖於對應銲墊的頂蓋。
  19. 如請求項18之方法，進一步包括藉由腐蝕該第三介電層以使該第二介電層之一上表面橫向地向內伸入該等開口內且超出該第三介電層之一下表面，而在該等開口內形 成凸肩。
  20. 如請求項19之方法，進一步包括藉由將一擴散障壁材料沈積於該等銲墊及該等開口之該等側壁上，以在該介電結構上形成一導電障壁層，且其中：沈積一頂蓋層包括將一鋁層沈積於該擴散障壁材料上，其中該鋁層及該擴散障壁材料具有倚座在該等開口中該等凸肩上的臺階；及在不形成一遮罩之前提下移除該頂蓋層及該障壁層之該等部分包括自該第三介電層之一頂表面對該鋁層及該擴散障壁材料的多個部分實施化學-機械平面化，以在該等銲墊上留下自對凖式頂蓋。
  21. 如請求項18之方法，其中在不形成一遮罩之前提下移除該頂蓋層之該等部分包括使用一化學-機械平面化製程來平面化該工件。
  22. 如請求項21之方法，其中在不形成一遮罩下移除該頂蓋層之該等部分包括暴露該第三介電層之一表面。
  23. 如請求項18之方法，其中該方法進一步包括：藉由將一擴散障壁材料沈積於該等銲墊及該等開口之該等側壁上以於該介電結構上形成一導電障壁層、在平面化該工件之前將一犧牲材料沈積於該頂蓋層上，及在平面化該工件之後剝離該犧牲材料之剩餘部分，且其中：沈積一頂蓋層包括將一鋁層沈積於該擴散障壁材料上；及在不形成一遮罩之前提下移除該頂蓋層及該障壁層之 該等部分包括在自該工件剝離犧牲材料之該等剩餘部分之前，自該第二介電層之一頂表面對該鋁層及該擴散障壁材料的多個部分實施化學-機械平面化，以在該等銲墊上留下自對凖式頂蓋。
  24. 一種微電子工件，其包括：一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；一介電結構，其具有複數個帶有自對應銲墊伸出之側壁之開口；複數個頂蓋，該複數個頂蓋包括該等銲墊上一導電頂蓋層之分立部分，其中該等頂蓋彼此電隔絕且自對凖於對應之銲墊而不會在該頂蓋層上形成一遮罩層；及其中：該介電結構在該工件上具有一第一介電層，在該第一介電層上具有一第二介電層，且在該第二介電層上具有一第三介電層；及具有該第二介電層之一上表面的暴露部份橫向地向內伸入該等開口且超出該第三介電層之一下表面的凸肩。
  25. 如請求項24之微電子工件，其中該介電結構包括：一包括二氧化矽之第一介電層、一包括氮化矽之第二介電層及一包括PBO之第三介電層。
  26. 如請求項24之微電子工件，其中該第三介電層具有一約2 μm至10 μm之厚度，且該等頂蓋具有一小於該介電結構之厚度。
  27. 如請求項24之微電子工件，其中該第三介電層包括一具有一約4μm之厚度的PBO層。
  28. 如請求項24之微電子工件，其中該等開口進一步包括沿該等側壁橫切於該等側壁延伸之凸肩。
  29. 如請求項24之微電子工件，進一步包含一位於該頂蓋層與該等銲墊之間的中間層。
  30. 如請求項24之微電子工件，其中該等銲墊包括銅、銀及/或金。
  31. 如請求項24之微電子工件，其中該介電結構具有一經平面化之頂表面，且該等頂蓋具有自該經平面化之頂表面延伸之經平面化的部分。
  32. 一種微電子工件，其包括：一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；一位於該工件上之介電結構，該介電結構具有一經平面化之上表面及複數個帶有自對應銲墊伸出之側壁之開口；複數個位於該等銲墊上之導電頂蓋，其中個別頂蓋具有一自該介電結構之該經平面化之上表面延伸之經平面化的部分及一小於該介電結構之厚度的厚度；及其中：該介電結構在該工件上具有一第一介電層，在該第一介電層上具有一第二介電層，且在該第二介電層上具有一第三介電層；及 具有該第二介電層之一上表面的暴露部份橫向地向內伸入該等開口且超出該第三介電層之一下表面的凸肩。
  33. 如請求項32之微電子工件，其中該等頂蓋包括一防止銅擴散的第一導電層及一第二導電層。
  34. 如請求項33之微電子工件，其中該第二導電層包括鋁。
  35. 如請求項32之微電子工件，其中該介電結構包括：一包括二氧化矽之第一介電層、一包括氮化矽之第二介電層及一包括PBO之第三介電層。
  36. 如請求項32之微電子工件，其中該第三介電層具有一約2 μm至10 μm之厚度。
  37. 如請求項32之微電子工件，其中該第三介電層包括一具有一約4 μm厚度之PBO層。
  38. 一種微電子工件，其包括：一具有複數個微電子晶粒之基板，該複數個微電子晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；一位於該工件上之介電結構，該介電結構具有：一位於該工件上之第一介電層、一位於該第一介電層上之第二介電層、一位於該第二介電層上之第三介電層，及複數個具有穿過該介電層對凖對應銲墊之側壁之開口，其中個別開口具有一位於該等第二與第三介電層之間的橫向凸肩；及複數個導電頂蓋，該複數個導電頂蓋彼此電隔絕且被定位在該等銲墊上之對應開口內，其中個別頂蓋具有一 倚座於一對應之開口之一凸肩上之臺階。
  39. 如請求項38之微電子工件，其中該第一介電層包括二氧化矽、該第二介電層包括氮化矽，且該第三介電層包括PBO。
  40. 如請求項38之微電子工件，其中該第三介電層具有一約2 μm至10 μm之厚度。
  41. 如請求項38之微電子工件，其中該第三介電層包括一具有一約4μm厚度之PBO層。
  42. 如請求項38之微電子工件，其中該等凸肩包括該第二介電層之一上表面之暴露部分，該等暴露部分橫向地向內伸入該等開口內且超出該第三介電層之一下表面。
  43. 如請求項38之微電子工件，其中：該第一介電層包括二氧化矽、該第二介電層包括氮化矽，且該第三介電層包括一具有一約4 μm厚度之PBO層；該凸肩包括該第二介電層之一上表面之暴露部分，該等暴露部分橫向地向內伸入該等開口且超出該第三介電層之一下表面；及個別頂蓋包括一障壁材料及該障壁材料上之一鋁覆蓋層。
  44. 一種在微電子裝置之製造中於銲墊上形成凸塊部位之方法，其包括：在一微電子工件上沈積一第一介電層，該工件包含複數個晶粒，每個該複數個晶粒具有積體電路及至少一電耦接至該積體電路之銲墊； 沈積一光活性第二介電層於該第一介電層上；顯影該光活性第二介電層以形成一具有孔對凖於對應銲墊之遮罩；使用該遮罩蝕刻穿過該第一介電層以形成至少部份暴露該等銲墊的開口；在該第二介電層及該等銲墊上沈積一外部金屬層；及平面化該工件以移除該外部金屬層的多個部份，而在該等銲墊上留下自對凖式頂蓋。
  45. 如請求項44之方法，其中該光活性第二介電層係一PBO。
  46. 如請求項44之方法，其中該第二介電層係一聚醯亞胺。
  47. 如請求項44之方法，其中蝕刻穿過該等第一及第二介電層以形成開口包括形成具有自對應銲墊伸出之側壁的開口，且在橫向延伸至該側壁的開口中形成凸肩。
  48. 如請求項44之方法，其中沈積該金屬層包括將該金屬層沈積至一小於結合該等第一及第二介電層之一厚度的厚度。
  49. 如請求項44之方法，其中該等銲墊係銅，且該方法進一步包括在沈積該外部金屬層之前沈積一擴散障壁層於該等銲墊上，其中該擴散障壁層至少部分阻止銅擴散至該外部金屬層。
  50. 如請求項49之方法，其中該擴散障壁層係由包括鉭、鈦及鎢之至少之一所組成。
  51. 如請求項44之方法，進一步包括在平面化該工件之前沈積一犧牲材料於該外部金屬層上，及在平面化該工件之 後剝離該犧牲材料之剩餘部分。
  52. 一種在微電子裝置之製造中於銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子工件，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；建構一具有孔對凖於對應銲墊之鈍化結構，其中建構該鈍化結構包括：將一第一介電層沈積於該工件上，將一第二介電層沈積於該第一介電層上，及將一光活性聚醯亞胺層沈積於該第二介電層上；顯影該光活性聚醯亞胺層以形成一具有孔對凖於對應銲墊之遮罩；及使用該遮罩蝕刻穿過該等第一及第二介電層以形成開口，該等開口至少部分地暴露該等銲墊；在該光活性聚醯亞胺層及該等銲墊上，沈積一金屬層；及自該鈍化結構之上部部分移除該金屬層之多個部份以在該等銲墊上形成自對凖式頂蓋，其中移除該金屬層之多個部份包括貼著一平面化介質置放該工件，且使該工件及/或該平面化介質彼此相對地移動。
  53. 如請求項52之方法，其中該等開口包括側壁及凸肩，該等側壁自對應銲墊伸出且延伸穿過該等第一及第二介電層，及該等凸肩相對於該等側壁橫向地伸出。
  54. 如請求項52之方法，其中該鈍化結構具有一經組態以在 自該鈍化結構之上部部分移除該金屬層之多個部份的步驟期間，防止於該等銲墊上之該金屬層的多個部分內形成凹坑的厚度。
  55. 如請求項52之方法，進一步包括在沈積該金屬層之前將一中間層沈積於該光活性聚醯亞胺層上，且其中沈積該金屬層包括在該中間層上沈積該金屬層，及自該鈍化結構之該上部部分以該金屬層移除該中間層之對應部份。
  56. 如請求項52之方法，其中該等銲墊包括一或多種銅、銀及金。
  57. 一種在微電子裝置之製造中於銲墊上形成凸塊部位之方法，其包括：提供一具有複數個晶粒之微電子工件，其中個別晶粒包括積體電路及若干個被電耦接至該積體電路之銲墊；藉由沈積一第一介電層於該工件上及沈積一光活性圖案化層於該第一介電層上以在該工件上形成一介電結構；顯影該光活性圖案化層以形成一具有孔對凖於對應銲墊之遮罩；使用該遮罩蝕刻穿過該第一介電層以形成對準於對應銲墊且至少部分地暴露該等銲墊之多個開口，該等開口具有自該等銲墊延伸之側壁及相對於該等側壁橫向地伸出之凸肩；在該光活性圖案化層及該等銲墊上，沈積一外部金屬層；及 自該介電結構移除該外部金屬層之多個部份以在該等銲墊上形成自對凖式頂蓋。
  58. 如請求項57之方法，其中形成該介電結構進一步包括沈積一第二介電層於該第一介電層上及沈積該光活性圖案化層於該第二介電層上，且其中使用該遮罩蝕刻包括蝕刻穿過該第二介電層。
  59. 如請求項57之方法，其中該光活性圖案化層包括一或多種PBO及一聚醯亞胺。
  60. 如請求項57之方法，其中該等銲墊係由銅組成，該方法進一步包括在沈積該外部金屬層之前，沈積一中間層於該等銲墊上，該中間層至少部分阻止銅擴散至該外部金屬層。
  61. 如請求項57之方法，其中移除該外部金屬層之多個部份包括暴露該介電結構之一上表面。
  62. 如請求項57之方法，其中移除該外部金屬層之多個部份包括藉由該外部金屬層的多個部份之化學-機械平面化而無需一遮罩以移除該外部金屬層之多個部份。
  63. 如請求項57之方法，其中該介電結構具有一經組態以在平面化的步驟期間，至少部分地防止對應銲墊之多個部份內形成凹坑的厚度。
TW095100929A 2005-01-10 2006-01-10 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法 TWI387018B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/032,975 US7282433B2 (en) 2005-01-10 2005-01-10 Interconnect structures with bond-pads and methods of forming bump sites on bond-pads

Publications (2)

Publication Number Publication Date
TW200629451A TW200629451A (en) 2006-08-16
TWI387018B true TWI387018B (zh) 2013-02-21

Family

ID=36282804

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095100929A TWI387018B (zh) 2005-01-10 2006-01-10 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法

Country Status (6)

Country Link
US (3) US7282433B2 (zh)
EP (2) EP3220416B1 (zh)
JP (1) JP5321873B2 (zh)
KR (1) KR100918129B1 (zh)
TW (1) TWI387018B (zh)
WO (1) WO2006074470A1 (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7282433B2 (en) * 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
TW200638497A (en) * 2005-04-19 2006-11-01 Elan Microelectronics Corp Bumping process and bump structure
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7271086B2 (en) * 2005-09-01 2007-09-18 Micron Technology, Inc. Microfeature workpieces and methods of forming a redistribution layer on microfeature workpieces
US20070145367A1 (en) * 2005-12-27 2007-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure
KR100731081B1 (ko) * 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 패시베이션 형성 방법
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR20090075883A (ko) * 2006-10-31 2009-07-09 어드밴스드 마이크로 디바이시즈, 인코포레이티드 알루미늄 단자 금속층이 없는 금속화층 스택
DE102006051491A1 (de) * 2006-10-31 2008-05-15 Advanced Micro Devices, Inc., Sunnyvale Metallisierungsschichtstapel mit einer Aluminiumabschlussmetallschicht
US8981548B2 (en) 2007-05-25 2015-03-17 Stats Chippac Ltd. Integrated circuit package system with relief
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7939949B2 (en) * 2007-09-27 2011-05-10 Micron Technology, Inc. Semiconductor device with copper wirebond sites and methods of making same
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
KR101037832B1 (ko) * 2008-05-09 2011-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US20090298277A1 (en) * 2008-05-28 2009-12-03 Mackay John Maskless Process for Solder Bumps Production
JP2010251687A (ja) * 2009-03-26 2010-11-04 Sanyo Electric Co Ltd 半導体装置
US8148257B1 (en) * 2010-09-30 2012-04-03 Infineon Technologies Ag Semiconductor structure and method for making same
KR101210352B1 (ko) 2011-02-15 2012-12-10 에스케이하이닉스 주식회사 반도체 패키지 및 그의 제조방법
WO2013033034A2 (en) * 2011-08-26 2013-03-07 Lawrence Livermore National Security, Llc Method for making high-density electrical interconnections using rivet bonds
US20130140671A1 (en) * 2011-12-06 2013-06-06 Win Semiconductors Corp. Compound semiconductor integrated circuit with three-dimensionally formed components
TWI473226B (zh) * 2012-01-09 2015-02-11 Win Semiconductors Corp 具有三維元件之化合物半導體積體電路
CN103208472B (zh) * 2012-01-12 2016-03-02 稳懋半导体股份有限公司 具有三维元件的复合物半导体集成电路
US9609752B1 (en) 2013-03-15 2017-03-28 Lockheed Martin Corporation Interconnect structure configured to control solder flow and method of manufacturing of same
US9487396B2 (en) * 2014-09-04 2016-11-08 Invensense, Inc. Release chemical protection for integrated complementary metal-oxide-semiconductor (CMOS) and micro-electro-mechanical (MEMS) devices
US9627224B2 (en) * 2015-03-30 2017-04-18 Stmicroelectronics, Inc. Semiconductor device with sloped sidewall and related methods

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293749A (ja) * 1995-12-27 1997-11-11 Ind Technol Res Inst 結合構造体の形成方法
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
TW441059B (en) * 2000-05-10 2001-06-16 Siliconware Precision Industries Co Ltd Semiconductor package substrate structure
US20010008311A1 (en) * 2000-01-12 2001-07-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for fabricating the same and apparatus for chemical mechanical polishing and method of chemical mechanical polishing
US20020047218A1 (en) * 2000-10-20 2002-04-25 Samsung Electronics Co., Ltd. Bond pad of semiconductor device and method of fabricating the same
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
TW531874B (en) * 2002-04-11 2003-05-11 Taiwan Semiconductor Mfg Method for manufacturing pre-solder bumps of buildup substrate
TW557562B (en) * 2002-08-12 2003-10-11 Via Tech Inc Flip chip bonding structure and technology
US20040157450A1 (en) * 2001-12-21 2004-08-12 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
TW200427037A (en) * 2003-05-22 2004-12-01 Taiwan Semiconductor Mfg Flip chip assembly process and substrate used therewith
JP2004356453A (ja) * 2003-05-30 2004-12-16 Trecenti Technologies Inc 半導体装置およびその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5114826A (en) * 1989-12-28 1992-05-19 Ibm Corporation Photosensitive polyimide compositions
US5773359A (en) 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
US5706977A (en) * 1996-03-04 1998-01-13 The Procter & Gamble Company Modular display device
US5702977A (en) * 1997-03-03 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method employing self-aligned and planarized trench fill dielectric layer
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6251528B1 (en) 1998-01-09 2001-06-26 International Business Machines Corporation Method to plate C4 to copper stud
US6107180A (en) 1998-01-30 2000-08-22 Motorola, Inc. Method for forming interconnect bumps on a semiconductor die
EP0949672A3 (en) * 1998-04-08 2002-09-11 Texas Instruments Incorporated PO Flow for copper metallization
US6268114B1 (en) 1998-09-18 2001-07-31 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming fine-pitched solder bumps
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
US6130141A (en) 1998-10-14 2000-10-10 Lucent Technologies Inc. Flip chip metallization
US6500750B1 (en) * 1999-04-05 2002-12-31 Motorola, Inc. Semiconductor device and method of formation
US6251775B1 (en) * 1999-04-23 2001-06-26 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration
US6133136A (en) 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
JP4420538B2 (ja) * 1999-07-23 2010-02-24 アバゴ・テクノロジーズ・ワイヤレス・アイピー（シンガポール）プライベート・リミテッド ウェーハパッケージの製造方法
US6423625B1 (en) 1999-08-30 2002-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of improving the bondability between Au wires and Cu bonding pads
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6294471B1 (en) * 2000-09-27 2001-09-25 Vanguard International Semiconductor Corporation Method of eliminating dishing effect in polishing of dielectric film
US6534396B1 (en) * 2000-10-10 2003-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. Patterned conductor layer pasivation method with dimensionally stabilized planarization
TW449813B (en) 2000-10-13 2001-08-11 Advanced Semiconductor Eng Semiconductor device with bump electrode
US6542270B2 (en) * 2000-12-08 2003-04-01 Motorola, Inc. Interference-robust coded-modulation scheme for optical communications and method for modulating illumination for optical communications
US6534863B2 (en) 2001-02-09 2003-03-18 International Business Machines Corporation Common ball-limiting metallurgy for I/O sites
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
US6596619B1 (en) 2002-05-17 2003-07-22 Taiwan Semiconductor Manufacturing Company Method for fabricating an under bump metallization structure
US7282433B2 (en) 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293749A (ja) * 1995-12-27 1997-11-11 Ind Technol Res Inst 結合構造体の形成方法
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US6451681B1 (en) * 1999-10-04 2002-09-17 Motorola, Inc. Method of forming copper interconnection utilizing aluminum capping film
US20010008311A1 (en) * 2000-01-12 2001-07-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for fabricating the same and apparatus for chemical mechanical polishing and method of chemical mechanical polishing
TW441059B (en) * 2000-05-10 2001-06-16 Siliconware Precision Industries Co Ltd Semiconductor package substrate structure
US20020047218A1 (en) * 2000-10-20 2002-04-25 Samsung Electronics Co., Ltd. Bond pad of semiconductor device and method of fabricating the same
US20040157450A1 (en) * 2001-12-21 2004-08-12 Bojkov Christo P. Waferlevel method for direct bumping on copper pads in integrated circuits
TW531874B (en) * 2002-04-11 2003-05-11 Taiwan Semiconductor Mfg Method for manufacturing pre-solder bumps of buildup substrate
TW557562B (en) * 2002-08-12 2003-10-11 Via Tech Inc Flip chip bonding structure and technology
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
TW200427037A (en) * 2003-05-22 2004-12-01 Taiwan Semiconductor Mfg Flip chip assembly process and substrate used therewith
JP2004356453A (ja) * 2003-05-30 2004-12-16 Trecenti Technologies Inc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP3220416A1 (en) 2017-09-20
EP3220416B1 (en) 2018-10-03
KR100918129B1 (ko) 2009-09-17
US7528064B2 (en) 2009-05-05
US20080032494A1 (en) 2008-02-07
EP1842233A1 (en) 2007-10-10
WO2006074470A1 (en) 2006-07-13
JP2008527727A (ja) 2008-07-24
US7282433B2 (en) 2007-10-16
EP1842233B1 (en) 2017-05-24
US20090179330A1 (en) 2009-07-16
KR20070096016A (ko) 2007-10-01
US20060151880A1 (en) 2006-07-13
US7939948B2 (en) 2011-05-10
JP5321873B2 (ja) 2013-10-23
WO2006074470B1 (en) 2006-11-16
TW200629451A (en) 2006-08-16

Similar Documents

Publication Publication Date Title
TWI387018B (zh) 具有焊墊之互聯結構及在焊墊上形成凸塊部位之方法
CN100383938C (zh) 半导体装置及其制造方法
CN101752336B (zh) 半导体装置及其制造方法
US8963331B2 (en) Semiconductor constructions, semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
US6378759B1 (en) Method of application of conductive cap-layer in flip-chip, COB, and micro metal bonding
CN1728370A (zh) 制备集成电路芯片的方法及所形成的晶片和芯片
KR20070104919A (ko) 플립 칩 장치를 제조하기 위한 구조 및 방법
US7553743B2 (en) Wafer bonding method of system in package
US7495335B2 (en) Method of reducing process steps in metal line protective structure formation
US6130149A (en) Approach for aluminum bump process
JP2004273591A (ja) 半導体装置及びその製造方法
US6479376B1 (en) Process improvement for the creation of aluminum contact bumps
US7327031B2 (en) Semiconductor device and method of manufacturing the same
JP3628903B2 (ja) 半導体装置の製造方法
KR100467815B1 (ko) 반도체 소자 및 그 제조 방법
JP4702827B2 (ja) 半導体装置およびその製造方法
KR20040057516A (ko) 반도체 소자의 본딩 패드 형성방법
JP2005217113A (ja) 半導体装置及びその製造方法
KR20040045109A (ko) 반도체 소자의 제조 방법
JP2005011833A (ja) 半導体装置およびその製造方法
KR20020060452A (ko) 반도체 집적 회로 및 그 제조방법