KR100731081B1 - 패시베이션 형성 방법 - Google Patents

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Abstract

본 발명은 패시베이션 형성 방법에 관한 것이다.
본 발명에 따른 패시베이션 형성 방법은 먼저, 상부 금속 패드가 형성된 실리콘 기판 위에 산화막의 증착과 식각을 반복하면서 제1 산화막을 형성하고 그 위에 증착만을 하여 제2 산화막을 형성한다. 이때 제1 산화막은 5kÅ 이상의 두께로 형성한다. 이렇게 형성된 제1 및 제2 산화막을 평탄화하여 제1 패시베이션을 형성한다. 이때 평탄화 공정은 제1 패시베이션의 두께가 4kÅ 이 되도록 하는 것이 바람직하다. 이어서 제1 패시베이션 위에 질화막의 제2 패시베이션을 형성하고, 상부 금속 패드가 노출되도록 제1 및 제2 베시베이션을 선택적으로 식각한다.
패시베이션. 상부 금속 패드

Description

패시베이션 형성 방법{Method for Fabricating of Passivation}
도 1은 상부 금속 패드에 형성된 전극 단자의 딤플 현상을 나타내는 단면도.
도 2a 내지 도 2g는 본 발명에 따른 패시베이션 형성 방법을 나타내는 단면도.
<도면에 사용된 참조 번호의 설명>
22 : 실리콘 기판 28 : 상부 금속 패드
24a,24b,24c : 산화막 26 : 질화막
31 : 전극 단자
본 발명은 패시베이션 형성 방법에 관한 것으로, 특히 상부 전극 패드에 형성된 전극 단자의 딤플 현상을 개선할 수 있는 패시베이션 형성 방법에 관한 것이다.
FAB(Fabrication) 공정은 실리콘 기판에 반도체 소자를 패터닝하여 전자회로를 형성하는 것을 말한다. 이러한 FAB 공정을 통하여 형성된 소자는 불순물에 상당히 민감하기 때문에 외부 요인으로부터 소자를 보호하기 위해 도 1에서 보는 바와 같이 패시베이션(3)을 도포한다.
이때, 상부 금속 패드(8)에는 패시베이션이 도포되지 않는데, 상부 금속 패드(8)는 외부와 전기적으로 접속하여 반도체 기판의 소자를 작동시키는 전압등을 인가받기 위해서 상부 금속 패드(8) 위에는 전극 단자(5)가 형성되기 때문이다.
이러한 전극 단자(5)는 기존 패턴 단차의 영향을 받아서 도면과 같이 패시베이션(3)이 도포되지 않은 영역에서는 낮게 형성된다. 결국 상부 금속 패드(8)의 중심부분(A)에서는 움푹 패인 딤플(Dimple) 현상이 야기된다.
이처럼 전극 단자(5)에서 딤플 현상이 발생하면 실리콘 기판을 패키징 하는 과정에서 전극 단자(5)와 패키징 모듈간의 접착 면적이 줄어들고, 이에 따라 저항이 증가한다. 이와 같은 딤플 현상을 개선하기 위해서는 패시베이션의 높이를 낮추는 방안이 있다. 하지만 패시베이션의 높이를 낮추면 상부 금속의 갭필(gap fill) 현상이 발생하는 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 페이베이션의 단차로 인하여 전극 단자를 형성하는 과정에서 발생하는 딤플 현상을 개선할 수 있는 패시베이션 형성 방법을 제공하는 것이 목적이다.
이러한 목적을 달성하기 위하여, 본 발명에 따른 패시베이션 형성 방법은 먼저, 상부 금속 패드가 형성된 실리콘 기판 위에 산화막의 증착과 식각을 반복하면서 제1 산화막을 형성하고 그 위에 증착만을 하여 제2 산화막을 형성한다. 이때 제1 산화막은 5kÅ 이상의 두께로 형성한다. 이렇게 형성된 제1 및 제2 산화막을 평탄화하여 제1 패시베이션을 형성한다. 이때 평탄화 공정은 제1 패시베이션의 두께가 4kÅ 이 되도록 하는 것이 바람직하다. 이어서 제1 패시베이션 위에 질화막의 제2 패시베이션을 형성하고, 상부 금속 패드가 노출되도록 제1 및 제2 베시베이션을 선택적으로 식각한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 제조 방법을 나타내는 도면이다.
상부에 복수의 집적회로 또는 단일 집적회로 장치를 포함하는 실리콘 기판(22) 위에는 금속 패드(28)가 형성된다. 금속 패드(28)는 입출력 패드로서 소자의 구동에 필요한 전압 및 소자의 출력 전압 등을 위해 외부와 전기적으로 접속하기 위한 연결 패드이다.
FAB 공정을 통하여 이와 같이 형성된 반도체 소자에는 외부의 불순물로부터 소자를 보호하기 위한 패시베이션층이 형성된다.
패시베이션층은 산화막과 질화막으로 형성하는 것이 바람직하다.
산화막은 HDP 방식과 TEOS 방식을 이용하여 형성할 수 있다. 먼저 산화막의 갭필(gap fill) 능력을 향상하기 위해 산화막의 증착과 식각을 반복수행하는 HDP 방식을 이용하여 도 2b와 같이 제1 산화막(24a)을 형성한다. 이때 제1 산화막(24a)의 두께는 5kÅ 이상 바람직하게는 약 11kÅ의 두께로 형성한다.
그리고, 증착공정만을 수행하는 TEOS 방식을 이용하여 도 2c와 같이 제2 산화막을 형성한다. 이때 제2 산화막의 두께는 후속 공정인 평탄화(Chemical Mechanical Polish: 이하 CMP) 공정의 마진을 고려하여 설정되고, 바람직하게는 12kÅ의 두께로 형성한다.
이처럼 제1 및 제2 산화막(24a,24b)을 형성한 다음에는 CMP공정을 통하여 산화막을 평탄화하면서 산화막의 두께를 조절한다. 이때 CMP 공정을 통하여 남는 산화막의 두께는 10kÅ 이하의 두께가 되도록 한다. 바람직하게는 도 2d와 같이 제1 패시베이션층인 산화막(24c)의 두께가 4kÅ가 되도록 한다.
종래의 도 1에 도시된 바와 같이 금속 패드(8) 상에 전극 단자(5)를 형성하는 과정에서 발생하는 딤플 현상을 제거하기 위해 패시베이션 층의 높이를 무조건적으로 낮추면 상부 금속의 갭필(gap fill) 현상이 발생하는 문제점이 야기되므로, 제1 패시베이션층(24c) 위에는 갭필 현상을 보정해주기 위해 도 2e와 같이 질화막(26)의 제2 패시베이션층을 형성한다.
이때, 제2 패시베이션층인 질화막(26)은 제1 패시베이션층(24c)의 두께와 질화막(26)의 두께의 합이 15kÅ 이하가 되도록 설정한다. 이 실시예에서는 산화막의 두께를 4kÅ으로 설정하였기 때문에 질화막(26)은 10kÅ의 두께로 하는 것이 바람직하다.
이어서 질화막(26) 위에는 도 2f와 같이 포토레지스트 패턴(30a)을 형성한다. 포토레지스트 패턴(30a)은 산화막(24c) 및 질화막(26)을 선택적으로 식각하여 금속패드(28)를 노출시키기 위한 것이다. 이러한 포토레지스트 패턴(30a)을 마스크로 이용하여, 도 2g와 같이 산화막(24c) 및 질화막(26)을 선택적으로 식각한다.
그리고 산화막(24c)과 질화막(26)을 선택적으로 식각하여 형성된 공간에 예를 들어 CVD 방법으로 금속을 충진하여, 도 2g에 도시된 바와 같이 패키징의 접착면적을 향상시킨 금속 단자(31)를 형성한다.
따라서, 소수성인 질화막(26)에 대해 친수성의 성질을 가지는 금속을 충진하고 산화막(24c)과 질화막(26)의 총 두께를 15kÅ이하로 구비하므로, 도 2g에 도시된 바와 같이 블록한 면을 가지는 금속 단자(31)가 형성되어 종래의 중심 부분이 움푹 패이는 딤플 현상의 발생을 방지하고 패키징 과정에서 금속 단자(31)와 패키징 모듈간의 접착 면적을 향상시킬 수 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명의 실시예에 의해 패시베이션을 형성하면 전극 단자의 딤플 현상을 제거할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 이를 위해 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (4)

  1. 상부 금속 패드가 형성된 실리콘 기판 위에 산화막의 증착과 식각을 반복하면서 제 1 산화막을 형성하는 제1 단계와,
    상기 제1 산화막에 제2 산화막을 증착하는 제2 단계와,
    상기 제1 및 제2 산화막을 평탄화하여 산화막의 제1 패시베이션을 형성하는 제 3 단계와,
    상기 제1 패시베이션 위에 질화막의 제2 패시베이션을 형성하는 제4 단계와,
    상기 상부 금속 패드가 노출되도록 상기 제1 및 제2 베시베이션을 선택적으로 식각하는 제5 단계를 포함하는 반도체 소자의 패시베이션 형성 방법.
  2. 제1항에서,
    상기 제1 산화막은 5kÅ 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션 형성 방법.
  3. 제1항에서,
    상기 제3 단계는 상기 제1 패시베이션의 두께가 4kÅ 이 되도록 평탄화하는 것을 특징으로 하는 패시베이션 형성 방법.
  4. 제1항에서,
    상기 제1 및 제2 패시베이션은 각각을 합한 두께는 15kÅ 이하가 되도록 설정하는 것을 특징으로 하는 반도체 소자의 패시베이션 형성 방법.
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