JP2008141021A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2008141021A
JP2008141021A JP2006326385A JP2006326385A JP2008141021A JP 2008141021 A JP2008141021 A JP 2008141021A JP 2006326385 A JP2006326385 A JP 2006326385A JP 2006326385 A JP2006326385 A JP 2006326385A JP 2008141021 A JP2008141021 A JP 2008141021A
Authority
JP
Japan
Prior art keywords
photosensitive resin
film
resin film
groove
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006326385A
Other languages
English (en)
Other versions
JP4995551B2 (ja
Inventor
Tatsuya Sakamoto
達哉 阪本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2006326385A priority Critical patent/JP4995551B2/ja
Priority to TW096143301A priority patent/TW200834769A/zh
Priority to US11/946,428 priority patent/US20080128904A1/en
Priority to KR1020070123050A priority patent/KR20080050332A/ko
Priority to CNA2007101933275A priority patent/CN101192583A/zh
Publication of JP2008141021A publication Critical patent/JP2008141021A/ja
Application granted granted Critical
Publication of JP4995551B2 publication Critical patent/JP4995551B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/10155Shape being other than a cuboid
    • H01L2924/10157Shape being other than a cuboid at the active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】モールド層が設けられない薄型のWL−CSPからなる半導体装置においても層間膜のハガレを生じさせないようにした半導体装置及びその製造方法を提供する。
【解決手段】所定位置に外部接続用の電極が配置された層間膜11を有する半導体チップ10’と、前記電極とそれぞれ導通させて層間膜11上に設けた再配線12と、これら再配線12を被覆した絶縁層13と、この絶縁層13の所定位置に設けた開口を介して再配線12とそれぞれ導通させたパッド15と、これらパッド15にそれぞれ設けた半田端子19とを備えた半導体装置A及びその製造方法において、絶縁層上13には感光性樹脂膜17を設けて、この感光性樹脂膜17で層間膜11の外周縁を被覆する。
【選択図】図1

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、半導体装置がいわゆるウエーハレベルCSPである半導体装置及び半導体装置の製造方法に関するものである。
昨今、半導体装置の小型化の要求に対応するために、ウエーハレベルCSP(Chip Scale Package)と呼ばれる形態の半導体装置が用いられている。
このウエーハレベルCSP(以下、「WL−CSP」と表記する。)とは、ダイシングによってウエーハの切断を行う前の状態においてパッケージとしての機能を有する構造まで形成している半導体装置であって、ダイシングによる切断後にはそのまま半導体装置となり、実装基板への実装を可能としているものである。したがって、WL−CSPでは、従来のいわゆるパッケージと呼ばれている容器状の構造物を設けないことにより、その分だけ小型化が可能となっている。
WL−CSPでは、まず、通常の半導体チップの製造工程に基づいて、スクライブラインによって区分されるウエーハ上の各半導体チップの形成領域に所望の半導体回路を形成し、さらに、この半導体回路で用いる信号の入出力あるいは駆動用電圧若しくはグランド電圧の印加などに用いる電極を形成している。
ここで、外部の配線と電気的に接続される電極は平坦面上に配設されていることが望ましいため、ウエーハの上面には酸化膜などによっていわゆる層間膜を形成し、この層間膜の上面をCMP(Chemical Mechanical Polishing)技術によって平坦化している。
そして、電極は、層間膜の所定位置に金属材料を貫通状に埋込んだいわゆる埋込み電極としており、以下においては、この埋込み電極自体を単に「電極」と呼ぶこととする。なお、場合によっては、埋込み電極には、端部部分にパッド状の金属膜を接続させて設けることもあり、このようなパッド状の金属膜が設けられている場合には、このパッド状の金属膜も含めて単に「電極」と呼ぶこととする。
通常では、電極の形成後、ウエーハはスクライブラインに沿ってダイシングされるが、WL−CSPでは、電極の形成後に層間膜上に電極と電気的にそれぞれ接続させた再配線を設け、この再配線を絶縁層で絶縁被覆し、この絶縁層の所定位置に開口を設けて再配線の一部を露出させた接続部を形成し、さらに、絶縁層上面をモールド樹脂で被覆してモールド層を形成し、このモールド層の所定位置に開口を設けて接続部を露出させ、モールド層の開口内に再配線と電気的に接続したポストをそれぞれ設けて、これらのポストにそれぞれ半田端子を装着した後、スクライブラインに沿ってウエーハをダイシングしている。
ここで、ダイシングは、ウエーハを構成する半導体基板だけでなく、層間膜、絶縁層、モールド層もあわせて切断するため、切断によって形成される切断端面には、層間膜及び絶縁層の切断端面が露出することとなっていた。
このように切断端面に層間膜が露出した場合には、ウエーハを構成していた半導体基板からの層間膜のハガレが生じやすくなる傾向があった。
そこで、図9に示すように、昨今のWL−CSPでは、層間膜110及び電極が形成されたウエーハ100において再配線120を設け、窒化シリコン膜などのパッシベーション膜13a、及びポリイミド膜などのバッファー膜130bなどの絶縁層130を形成した後、太幅のダイシング用ブレードでスクライブラインに沿ってウエーハ100をハーフカットすることにより溝160を形成し、その後、モールド層210、ポスト220、半田端子230を順次形成して、溝160に沿って溝160内をダイシングしている。図9中、200はダイシングによって形成される切断溝である。
このように、スクライブラインに沿ったウエーハ100のハーフカットによって層間膜120をあらかじめ切断する溝160を形成した場合には、この溝160部分がモールド層210によって埋め戻されることにより層間膜110の外周縁をモールド層210で被覆でき、ダイシング後の切断端面に層間膜110が露出することを防止して、層間膜110のハガレの発生を抑制可能としている(例えば、特許文献1参照。)。
特開2006−173548号公報
しかしながら、昨今、WL−CSPにおいてもさらなる小型化の要求が高まるにつれて、モールド層を設けない薄型のWL−CSPの要求があり、モールド層を設けない場合には、図10に示すように、層間膜110及び電極が形成されたウエーハ100において再配線120を設け、窒化シリコン膜などのパッシベーション膜130a、及びポリイミド膜などのバッファー膜130bなどによる絶縁層130を形成した後、この絶縁層130の所定位置に開口を設けて再配線120に電気的に接続したパッド150を形成して、このパッド150に半田端子190を形成した後にスクライブラインに沿ってウエーハ100をダイシングするために、ダイシングによって形成された切断端面に層間膜110が露出することとなっていた。
特に、このような薄型のWL−CSPでは、図11に示すように所要の基板300に実装した際に、薄型のWL−CSPと基板300との間にアンダーフィル材400と呼ばれる接合補助材を充填するために、このアンダーフィル材400の硬化にともなう収縮作用によって生じる応力が層間膜110に作用して、半導体基板100'からの層間膜110のハガレの発生率が高まることとなっていた。図11中、310は基板300上に設けた接続溶パッドである。
本発明者は、このような現状に鑑み、モールド層が設けられない薄型のWL−CSPにおいても層間膜のハガレを生じさせないようにすべく研究開発を行って、本発明を成すに至ったものである。
本発明の半導体装置では、所定位置に外部接続用の電極が配置された層間膜を有する半導体チップと、前記電極とそれぞれ導通させて層間膜上に設けた再配線と、これらの再配線を被覆した絶縁層と、この絶縁層の所定位置に設けた開口を介して再配線にそれぞれ導通させたパッドと、これらのパッドにそれぞれ設けた半田端子とを備えた半導体装置において、絶縁層上には感光性樹脂膜を設け、この感光性樹脂膜で層間膜の外周縁を被覆した。
さらに、本発明の半導体装置では、以下の点にも特徴を有するものである。すなわち、
(1)半導体チップの外周縁には、層間膜と対向する裏面側の外周縁を、層間膜側の外周縁よりも外方に向けて突出させた段差部を設け、半導体チップにおける層間膜側の外周縁を感光性樹脂膜で被覆したこと。
(2)半導体チップにおける層間膜側の外周縁を被覆した感光性樹脂膜の厚み寸法を、層間膜と対向する裏面側の外周縁の突出寸法よりも小さくしたこと。
(3)感光性樹脂膜の上面の高さを、パッドの上面の高さよりも低くして、パッドを感光性樹脂膜から突出させたこと。
また、本発明の半導体装置の製造方法では、スクライブラインによって区分されるウエーハ上の各半導体チップの形成領域に層間膜を設けるとともに、この層間膜上に再配線を設けて、この再配線を半導体チップにおける外部接続用の電極に接続するとともに、再配線の所定位置に電気的に接続させたパッドを設けた半導体装置の製造方法において、パッドの形成後にスクライブラインに沿ってウエーハに溝を形成する工程と、溝が形成されたウエーハ上に感光性樹脂膜を形成する工程と、感光性樹脂膜をパターンニングしてパッド上の感光性樹脂膜に開口を形成する工程と、感光性樹脂膜をアッシングによって薄膜化する工程と、パッドに半田端子を形成する工程と、溝よりも細幅とした切断溝を溝内に形成してウエーハをダイシングする工程とを有することとした。
さらに、感光性樹脂膜をパターンニングする工程では、パッド上の感光性樹脂膜を除去するとともに、溝内の感光性樹脂膜を除去して、溝よりは細幅とするとともに切断溝よりは太幅とした感光性樹脂膜のエッチング溝を溝内に形成し、ダイシングでは、エッチング溝内に切断溝を形成することにも特徴を有するものである。
請求項1記載の発明によれば、所定位置に外部接続用の電極が配置された層間膜を有する半導体チップと、前記電極とそれぞれ導通させて層間膜上に設けた再配線と、これらの再配線を被覆した絶縁層と、この絶縁層の所定位置に設けた開口を介して再配線にそれぞれ導通させたパッドと、これらのパッドにそれぞれ設けた半田端子とを備えた半導体装置において、絶縁層上には感光性樹脂膜を設け、この感光性樹脂膜で層間膜の外周縁を被覆したことによって、層間膜が露出状態となることを防止して、層間膜に半導体チップを構成する半導体基板からのハガレを生じさせることを抑止できる。特に、感光性樹脂膜は比較的薄膜とすることができるので、感光性樹脂膜の形成にともなって半導体装置が大型化することなく層間膜の外周縁を被覆できる。
請求項2記載の発明によれば、請求項1記載の半導体装置において、半導体チップの外周縁には、層間膜と対向する裏面側の外周縁を、層間膜側の外周縁よりも外方に向けて突出させた段差部を設け、半導体チップにおける層間膜側の外周縁を感光性樹脂膜で被覆したことによって、層間膜の外周縁を被覆した感光性樹脂膜に半導体チップを構成する半導体基板からのハガレを生じさせることを抑止できる。
請求項3記載の発明によれば、請求項2記載の半導体装置において、半導体チップにおける層間膜側の外周縁を被覆した感光性樹脂膜の厚み寸法を、層間膜と対向する裏面側の外周縁の突出寸法よりも小さくしたことによって、ダイシングによるウエーハの切断時に感光性樹脂膜に欠損が生じるおそれがなく、感光性樹脂膜の欠損にともなう半導体基板からの感光性樹脂膜のハガレが生じることを防止できる。
請求項4記載の発明によれば、請求項1〜3のいずれか1項に記載の半導体装置において、感光性樹脂膜の上面の高さを、パッドの上面の高さよりも低くして、パッドを感光性樹脂膜から突出させたことによって、感光性樹脂膜を設けたにもかかわらず、パッドと半田端子との接続状態を良好な状態として接続することができ、半導体装置において信頼性の低下が生じるおそれを解消できる。
請求項5記載の発明によれば、スクライブラインによって区分されるウエーハ上の各半導体チップの形成領域に層間膜を設けるとともに、この層間膜上に再配線を設けて、この再配線を半導体チップにおける外部接続用の電極に接続するとともに、再配線の所定位置に電気的に接続させたパッドを設けた半導体装置の製造方法において、パッドの形成後にスクライブラインに沿ってウエーハに溝を形成する工程と、溝が形成されたウエーハ上に感光性樹脂膜を形成する工程と、感光性樹脂膜をパターンニングしてパッド上の感光性樹脂膜に開口を形成する工程と、パッドに半田端子を形成する工程と、溝よりも細幅とした切断溝を溝内に形成してウエーハをダイシングする工程とを有することによって、層間膜の外周縁を感光性樹脂膜で被覆して層間膜が露出状態となることを防止でき、層間膜に半導体チップを構成する半導体基板からのハガレを生じさせることを抑止できる。
請求項6記載の発明によれば、請求項5記載の半導体装置の製造方法において、感光性樹脂膜をパターンニングする工程では、パッド上の感光性樹脂膜を除去するとともに、溝内の感光性樹脂膜を除去して、溝よりは細幅とするとともに切断溝よりは太幅とした感光性樹脂膜のエッチング溝を溝内に形成し、ダイシングでは、エッチング溝内に切断溝を形成することによって、ダイシングによるウエーハの切断時に感光性樹脂膜が切断されることがなく、感光性樹脂膜に欠損が生じるおそれを解消して、感光性樹脂膜の欠損にともなう半導体基板からの感光性樹脂膜のハガレが生じることを防止できる。
本発明の半導体装置及び半導体装置の製造方法では、所定位置に外部接続用の電極が配置された層間膜を有する半導体チップと、前記電極とそれぞれ導通させて層間膜上に設けた再配線と、これらの再配線を被覆した絶縁層と、この絶縁層の所定位置に設けた開口を介して再配線にそれぞれ導通させたパッドと、これらのパッドにそれぞれ設けた半田端子とを備えた半導体装置であって、絶縁層上に感光性樹脂膜を設けて、この感光性樹脂膜で層間膜の外周縁を被覆しているものである。
このように、層間膜は、外周縁を感光性樹脂膜によって被覆されることにより、半導体チップを構成する半導体基板からのハガレを生じにくい状態とすることができ、層間膜のハガレにともなう不良の発生を抑止することができる。
以下において、図面に基づいて本発明の実施形態を詳説する。図1は、本実施形態の半導体装置における要部の断面模式図である。
半導体装置Aは、円盤状の半導体基板であるウエーハの状態で形成され、後述するようにダイシングによってウエーハを切断して平面視矩形状とされた半導体基板を基体としている。
半導体基板には、既知の半導体回路形成技術を用いて所要の半導体回路(図示せず)が形成されており、以下において半導体回路が形成された半導体基板を、説明の便宜上、半導体チップ10'と呼ぶ。
半導体チップ10'の上面には酸化膜などによって層間膜11を設けている。層間膜11には所定位置に図示しない電極を設けており、この電極を介して半導体回路への信号の入力、または半導体回路からの信号の出力、あるいは駆動用電圧またはグランド電圧の印加を行っている。
層間膜11上には、前記電極と電気的に接続した再配線12を設け、さらに、この再配線12を被覆する窒化シリコン膜などのパッシベーション膜13a、及びポリイミド膜などのバッファー膜13bなどで構成した絶縁層13を設けている。パッシベーション膜13aは基本的に絶縁を目的として設けているものであり、バッファー膜13bは応力緩和を目的として設けているものである。
パッシベーション膜13a及びバッファー膜13bで構成された絶縁層13には所定位置に開口を設け、この開口部分に前記再配線12と電気的に接続したパッド15を設けている。
さらに、バッファー膜13b上には、前記パッド15は露出させる一方で、層間膜11、パッシベーション膜13a、バッファー膜13bを被覆する感光性樹脂膜17を設けている。
特に、半導体チップ10'の外周縁には、層間膜11と対向する裏面側の外周縁を、層間膜11側の外周縁よりも外方に向けて突出させた段差部10'aを設けており、この段差部10'aを利用して半導体チップ10'における層間膜11側の外周縁を感光性樹脂膜17で被覆することにより、層間膜11の外周縁を感光性樹脂膜17で確実に被覆している。
このように、感光性樹脂膜17で層間膜11の外周縁を被覆したことによって、層間膜11が露出状態となることを防止でき、層間膜11に半導体チップ10'を構成する半導体基板からのハガレを生じさせることを抑止できる。
ここで、半導体チップ10'における層間膜11側の外周縁を被覆した感光性樹脂膜17の厚み寸法L1は、層間膜11と対向する裏面側の外周縁の突出寸法L2よりも小さくしている。したがって、ウエーハをダイシングして半導体チップ10'毎に切断する際に、ダイシング用のブレードが感光性樹脂膜17に接触して感光性樹脂膜17に欠損を生じさせるおそれがなく、感光性樹脂膜17の欠損にともなって感光性樹脂膜に17半導体基板からのハガレが生じることを防止できる。
感光性樹脂膜17から露出したパッド15には、半田で構成された半田端子19を設けている。特に、感光性樹脂膜17は、その上面の高さをパッド15の上面の高さよりも低くして、パッド15を感光性樹脂膜17から突出させた状態としている。したがって、パッド15と半田端子19とは、良好な接続状態とすることができ、半導体装置Aにおいて信頼性の低下が生じるおそれを解消できる。
半田端子19は、いわゆる半田ボールであって、所定粒径の半田ボールをパッド15にそれぞれ溶着させて半田端子19としてもよいし、半田ペーストの塗布あるいは半田めっきによる半田被膜の形成後に加熱溶融させてボール状とした半田端子19としてもよい。
以下において、本実施形態の半導体装置の製造方法を説明する。
半導体装置はウエーハの状態で製造しており、ウエーハの状態の半導体基板に碁盤目状に設けられるスクライブラインによって区分される各半導体チップの形成領域には、既知の半導体製造技術によって所定の半導体回路を形成している。
半導体回路の形成後、図2に示すように、半導体回路が形成されたウエーハ10の上面には酸化膜などの絶縁膜による層間膜11を形成している。層間膜11は、CVD(Chemical Vapor Deposition)などの適宜の製膜技術によって所定厚みに形成し、その後、CMP技術によって平坦化している。なお、層間膜11は必ずしも平坦化する必要はなく、必要に応じて平坦化処理を行ってよい。
ここで、平坦化処理の前には、層間膜11は所定位置に図示しない埋込み電極を形成して、半導体回路の外部接続用の電極を形成している。この電極は、層間膜11の上面にレジストマスクを形成して層間膜11をエッチングすることにより層間膜11の所定位置に埋込み電極形成用の開口を形成し、層間膜11の上面にスパッタリングなどによって金属膜を形成することにより前記埋込み電極形成用の開口内に金属を充填して形成している。そして、金属膜の形成後、CMPによって層間膜11とともに金属膜を削り取りながら層間膜11を平坦化している。
所定位置に電極が配置された層間膜11の形成後、この層間膜11の上面にはスパッタリングなどによって金属膜を形成し、この金属膜を所定のパターンにパターンニングして前記電極とそれぞれ電気的に接続された再配線12を形成している。本実施形態では、再配線12はアルミニウムによって形成している。
再配線12の形成後、ウエーハ10の上面にはCVDによって窒化シリコン膜で構成したパッシベーション膜13aを形成している。なお、パッシベーション膜13aは窒化シリコン膜に限定するものではなく、適宜の絶縁膜としてよい。パッシベーション膜13aの形成後、このパッシベーション膜13aをパターンニングして、後述する半田端子の配設位置部分に前記再配線12の一部を露出させる開口を形成している。パッシベーション膜13aのパターンニングの際には、ウエーハ10におけるスクライブライン領域14のパッシベーション膜も除去している。
パッシベーション膜13aの形成後、ウエーハ10の上面にはスピンコーティングなどによってポリイミド膜などのバッファー膜13bを形成している。なお、バッファー膜13bはポリイミド膜に限定するものではなく、適宜の絶縁膜としてよい。バッファー膜13bの形成後、このバッファー膜13bをパターンニングして、パッシベーション膜13aに設けた開口と連通する開口を形成し、前記再配線12の一部を露出させている。バッファー膜13bのパターンニングの際にも、ウエーハ10におけるスクライブライン領域14のバッファー膜13bを除去している。本実施形態では、パッシベーション膜13aとバッファー膜13bとによって絶縁層13を構成している。
バッファー膜13bの形成後、ウエーハ10の上面にはスパッタリングなどによって金属膜を形成し、この金属膜をパターンニングして後述する半田端子の形成位置にパッド15を形成している。パッド15は、パッシベーション13a膜及びバッファー膜13bに設けた開口部分に設けており、再配線12と電気的に接続している。本実施形態では、パッド15は銅で形成している。
パッド15の形成後、図3に示すように、ウエーハ10には、広幅のダイシング用ブレードを用いてスクライブラインに沿ってハーフカットを行い、ウエーハ10にスクライブラインに沿った溝16を形成している。この溝16は、層間膜11をスクライブラインに沿って完全に切断するものであり、溝16の深さは、ウエーハ10のハンドリング時に溝に沿ったウエーハ10の破断が生じない程度が望ましく、通常、ウエーハ10の厚みの50%以内としている。
溝16の形成後、図4に示すように、ウエーハ10には感光性樹脂を塗布して、前記パッド15を被覆する感光性樹脂膜17を形成している。感光性樹脂は、ポリイミドやポリベンゾオキサゾールなどを用いることができる。
感光性樹脂膜17の形成後、図5に示すように、感光性樹脂膜17をパターンニングしてパッド15上の感光性樹脂膜17に開口を形成し、この開口を介してパッド15を感光性樹脂層17から露出させている。このとき、感光性樹脂膜17は、既知のフォトリソグラフィー技術による露光に基づいて硬化させ、未露光部分をエッチングによって除去することにより極めて容易にパターンニングすることができる。
さらに、感光性樹脂膜17をパターンニングする場合には、パッド15部分だけでなく、前記溝16部分の感光性樹脂膜17もパターンニングし、溝16に沿って感光性樹脂膜17を除去することにより溝16内に感光性樹脂膜17のエッチング溝18を形成している。すなわち、エッチング溝18はウエーハ10に形成した溝16よりも細幅としている。さらに、エッチング溝18は、後述するウエーハ10のダイシング時に使用するダイシング用ブレードによってウエーハ10に形成される切断溝20よりは太幅としている(図8参照)。
感光性樹脂膜17のパターンニング後、感光性樹脂膜17をアッシングによって薄膜化している。このアッシングの処理時間は、図6に示すように、感光性樹脂膜17の上面が、パッド15の上面よりも低くなって、パッド15が感光性樹脂膜17に対して突出状となるまでとしている。
このように、パッド15は感光性樹脂膜17に対して突出状としておくことによって、後述するようにパッド15に半田端子19を装着した際に、半田端子19の接続強度や長期信頼性を高めやすくすることができる(図7参照)。
なお、感光性樹脂膜17に形成したエッチング溝18は、アッシングにともなう感光性樹脂膜17の減肉分を考慮したうえで、ウエーハ10に形成した溝16よりは細幅とするとともに、ウエーハ10に形成する切断溝20よりは太幅としてもよい。
感光性樹脂膜17のアッシングによる薄膜化後、図7に示すように、パッド15にはそれぞれ半田端子19を形成している。本実施形態では、各パッド15に所定粒径の半田ボールを装着し、この半田ボールを溶融させてパッド15に溶着して半田端子19としている。なお、半田端子19は半田ボールの溶着によって形成する場合だけでなく、パッド部分に半田ペーストを塗布して形成してもよいし、パッド部分に半田めっきによる半田被膜を設けて形成してもよい。
半田端子19の形成後、図8に示すように、ウエーハ10に設けた溝16に沿ってウエーハ10をダイシングすることにより、個々に分離された半導体装置Aとしている。
ウエーハ10をダイシングする際には、ダイシング用のブレードは、エッチング溝18の幅寸法よりも細幅としたブレードとし、エッチング溝18内を切断することにより、エッチング溝18内に切断溝20を形成している。
このように、スクライブラインに沿ってウエーハ10には層間膜11を切断する溝16を形成し、この溝16を感光性樹脂膜17で埋め戻し、溝16よりも細幅とした切断溝20を溝16内に形成してウエーハ10をダイシングすることによって、層間膜11の外周縁を感光性樹脂膜17で被覆した半導体装置を極めて容易に製造でき、感光性樹脂膜17によって層間膜11に半導体チップ10'を構成する半導体基板からのハガレを生じさせることを抑止できる。
特に、層間膜11の外周縁の被覆を感光性樹脂膜17で行うことにより、半導体装置Aが大型化することなく層間膜11の外周縁の確実な被覆を行うことができる。
さらに、ウエーハ10をダイシングする場合には、エッチング溝18内に切断溝20を形成することによって、ダイシングによるウエーハ10の切断時に感光性樹脂膜17に切断による欠損が生じることがなく、感光性樹脂膜17の欠損にともなう半導体基板からの感光性樹脂膜17のハガレが生じることを防止できる。
また、このようにウエーハ10にはスクライブラインに沿って溝16を設けるとともに、この溝16よりも細幅の切断溝20を溝16内に形成することにより、ダイシングされた半導体装置Aの外周縁には段差が形成されることとなり、溝16内には、この溝16よりは細幅で、切断溝20よりは太幅のエッチング溝18を設けて、この切断溝20内に切断溝20を形成することによって、半導体チップ10'における層間膜11側の外周縁を被覆した感光性樹脂膜17の厚み寸法L1を、層間膜11と対向する裏面側の外周縁の突出寸法L2よりも小さくすることができる。
本発明の実施形態に係る半導体装置の要部断面模式図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 半導体装置の要部断面模式図による製造工程説明図である。 従来の半導体装置の要部断面模式図である。 従来の半導体装置の要部断面模式図である。 従来の半導体装置の実装基板への実装状態における要部断面模式図である。
符号の説明
A 半導体装置
10 ウエーハ
10' 半導体チップ
10'a 段差部
11 層間膜
12 再配線
13 絶縁層
13a パッシベーション膜
13b バッファー膜
14 スクライブライン領域
15 パッド
16 溝
17 感光性樹脂膜
18 エッチング溝
19 半田端子
20 切断溝

Claims (6)

  1. 所定位置に外部接続用の電極が配置された層間膜を有する半導体チップと、
    前記電極とそれぞれ導通させて前記層間膜上に設けた再配線と、
    これらの再配線を被覆した絶縁層と、
    この絶縁層の所定位置に設けた開口を介して前記再配線にそれぞれ導通させたパッドと、
    これらのパッドにそれぞれ設けた半田端子と
    を備えた半導体装置において、
    前記絶縁層上には感光性樹脂膜を設け、この感光性樹脂膜で前記層間膜の外周縁を被覆したことを特徴とする半導体装置。
  2. 前記半導体チップの外周縁には、前記層間膜と対向する裏面側の外周縁を、前記層間膜側の外周縁よりも外方に向けて突出させた段差部を設け、
    前記半導体チップにおける前記層間膜側の外周縁を前記感光性樹脂膜で被覆したことを特徴とする請求項1記載の半導体装置。
  3. 前記半導体チップにおける前記層間膜側の外周縁を被覆した前記感光性樹脂膜の厚み寸法を、前記層間膜と対向する裏面側の外周縁の突出寸法よりも小さくしたことを特徴とする請求項2記載の半導体装置。
  4. 前記感光性樹脂膜の上面の高さを、前記パッドの上面の高さよりも低くして、前記パッドを前記感光性樹脂膜から突出させたことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
  5. スクライブラインによって区分されるウエーハ上の各半導体チップの形成領域に層間膜を設けるとともに、この層間膜上に再配線を設けて、この再配線を前記半導体チップにおける外部接続用の電極に接続するとともに、前記再配線の所定位置に電気的に接続させたパッドを設けた半導体装置の製造方法において、
    前記パッドの形成後に前記スクライブラインに沿って前記ウエーハに溝を形成する工程と、
    前記溝が形成された前記ウエーハ上に感光性樹脂膜を形成する工程と、
    前記感光性樹脂膜をパターンニングして前記パッド上の前記感光性樹脂膜に開口を形成する工程と、
    前記感光性樹脂膜をアッシングによって薄膜化する工程と、
    前記パッドに半田端子を形成する工程と、
    前記溝よりも細幅とした切断溝を前記溝内に形成して前記ウエーハをダイシングする工程と
    を有する半導体装置の製造方法。
  6. 前記感光性樹脂膜をパターンニングする工程では、前記パッド上の前記感光性樹脂膜を除去するとともに、前記溝内の前記感光性樹脂膜を除去して、前記溝よりは細幅とするとともに前記切断溝よりは太幅とした前記感光性樹脂膜のエッチング溝を前記溝内に形成し、
    前記ダイシングでは、前記エッチング溝内に前記切断溝を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
JP2006326385A 2006-12-01 2006-12-01 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP4995551B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006326385A JP4995551B2 (ja) 2006-12-01 2006-12-01 半導体装置及び半導体装置の製造方法
TW096143301A TW200834769A (en) 2006-12-01 2007-11-15 Semiconductor device and method of manufacturing semiconductor device
US11/946,428 US20080128904A1 (en) 2006-12-01 2007-11-28 Semiconductor device and method of manufacturing semiconductor device
KR1020070123050A KR20080050332A (ko) 2006-12-01 2007-11-29 반도체 장치 및 반도체 장치의 제조 방법
CNA2007101933275A CN101192583A (zh) 2006-12-01 2007-12-03 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006326385A JP4995551B2 (ja) 2006-12-01 2006-12-01 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008141021A true JP2008141021A (ja) 2008-06-19
JP4995551B2 JP4995551B2 (ja) 2012-08-08

Family

ID=39474772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006326385A Expired - Fee Related JP4995551B2 (ja) 2006-12-01 2006-12-01 半導体装置及び半導体装置の製造方法

Country Status (5)

Country Link
US (1) US20080128904A1 (ja)
JP (1) JP4995551B2 (ja)
KR (1) KR20080050332A (ja)
CN (1) CN101192583A (ja)
TW (1) TW200834769A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129643A (ja) * 2009-12-16 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2011146453A (ja) * 2010-01-13 2011-07-28 Renesas Electronics Corp 電子部品、半導体装置、及び半導体装置の製造方法
JP2012004504A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2012004506A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012004505A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2018133587A (ja) * 2018-04-26 2018-08-23 大日本印刷株式会社 多層配線構造体
JP2019161170A (ja) * 2018-03-16 2019-09-19 ローム株式会社 チップ部品およびチップ部品の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008058003B4 (de) * 2008-11-19 2012-04-05 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls und Halbleitermodul
DE102012223904A1 (de) * 2012-10-05 2014-04-10 Continental Automotive Gmbh Verfahren zum Herstellen eines elektronischen Hochstrom-Schaltkreises mittels Gasspritz-Technologie und Abdichten mit isolierendem Polymer
WO2014071813A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件的封装件和封装方法
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9548282B2 (en) * 2012-11-08 2017-01-17 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
WO2014197335A1 (en) 2013-06-08 2014-12-11 Apple Inc. Interpreting and acting upon commands that involve sharing information with remote devices
US9728518B2 (en) * 2014-04-01 2017-08-08 Ati Technologies Ulc Interconnect etch with polymer layer edge protection
US9484227B1 (en) 2015-06-22 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing in wafer level package
KR102428328B1 (ko) 2017-07-26 2022-08-03 삼성전자주식회사 반도체 장치
US10297561B1 (en) * 2017-12-22 2019-05-21 Micron Technology, Inc. Interconnect structures for preventing solder bridging, and associated systems and methods
CN110914981B (zh) * 2018-05-29 2023-06-16 新电元工业株式会社 半导体模块
KR20220023019A (ko) * 2020-08-20 2022-03-02 삼성전자주식회사 반도체 기판 및 반도체 기판의 소잉 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127206A (ja) * 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びicチップの製造方法
JP2004079928A (ja) * 2002-08-22 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2005191604A (ja) * 1997-01-17 2005-07-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2006173548A (ja) * 2004-11-16 2006-06-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
US6495916B1 (en) * 1999-04-06 2002-12-17 Oki Electric Industry Co., Ltd. Resin-encapsulated semiconductor device
JP2001176899A (ja) * 1999-12-21 2001-06-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003037129A (ja) * 2001-07-25 2003-02-07 Rohm Co Ltd 半導体装置およびその製造方法
JP3707481B2 (ja) * 2002-10-15 2005-10-19 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191604A (ja) * 1997-01-17 2005-07-14 Seiko Epson Corp 半導体装置及びその製造方法
JP2001127206A (ja) * 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びicチップの製造方法
JP2004079928A (ja) * 2002-08-22 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004288816A (ja) * 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2006173548A (ja) * 2004-11-16 2006-06-29 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129643A (ja) * 2009-12-16 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2011146453A (ja) * 2010-01-13 2011-07-28 Renesas Electronics Corp 電子部品、半導体装置、及び半導体装置の製造方法
JP2012004504A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 電子装置及びその製造方法
JP2012004506A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2012004505A (ja) * 2010-06-21 2012-01-05 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2019161170A (ja) * 2018-03-16 2019-09-19 ローム株式会社 チップ部品およびチップ部品の製造方法
JP7099838B2 (ja) 2018-03-16 2022-07-12 ローム株式会社 チップ部品およびチップ部品の製造方法
JP2018133587A (ja) * 2018-04-26 2018-08-23 大日本印刷株式会社 多層配線構造体

Also Published As

Publication number Publication date
TW200834769A (en) 2008-08-16
CN101192583A (zh) 2008-06-04
JP4995551B2 (ja) 2012-08-08
KR20080050332A (ko) 2008-06-05
US20080128904A1 (en) 2008-06-05

Similar Documents

Publication Publication Date Title
JP4995551B2 (ja) 半導体装置及び半導体装置の製造方法
JP4139803B2 (ja) 半導体装置の製造方法
TWI551199B (zh) 具電性連接結構之基板及其製法
WO2017056297A1 (ja) 半導体装置およびその製造方法
JP2011071239A (ja) 半導体装置の製造方法
JP2010192478A (ja) 半導体装置の製造方法
KR101139650B1 (ko) 배선 기판, 그 제조 방법, 및 반도체 장치
JP2009164607A (ja) ボンディングパッド構造物及びその製造方法、並びにボンディングパッド構造物を有する半導体パッケージ
CN109192706B (zh) 一种芯片封装结构及芯片封装方法
JP2019102522A (ja) 半導体装置及び半導体装置の製造方法
CN109727942B (zh) 半导体装置以及半导体装置的制造方法
JP4533436B2 (ja) 半導体装置の製造方法
JP2008244383A (ja) 半導体装置およびその製造方法
JP2008141019A (ja) 半導体装置及び半導体装置の製造方法
JP4264823B2 (ja) 半導体装置の製造方法
JP4506767B2 (ja) 半導体装置の製造方法
JP2006287094A (ja) 半導体装置及びその製造方法
JP2005109171A (ja) 半導体装置およびその製造方法
JP2007258629A (ja) チップサイズパッケージの製造方法
JP4728079B2 (ja) 半導体装置用基板および半導体装置
JP2004296812A (ja) 半導体装置及びその製造方法
JP2008141020A (ja) 半導体装置及び半導体装置の製造方法
JP2012253189A (ja) 半導体装置の製造方法、及び半導体装置
TWI392070B (zh) 半導體元件暨嵌埋有半導體元件之封裝基板及其製法
JP2008159950A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120310

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120410

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120510

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4995551

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees