JP2010192478A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2010192478A
JP2010192478A JP2009032035A JP2009032035A JP2010192478A JP 2010192478 A JP2010192478 A JP 2010192478A JP 2009032035 A JP2009032035 A JP 2009032035A JP 2009032035 A JP2009032035 A JP 2009032035A JP 2010192478 A JP2010192478 A JP 2010192478A
Authority
JP
Japan
Prior art keywords
layer
conductive material
semiconductor device
forming
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009032035A
Other languages
English (en)
Other versions
JP5291485B2 (ja
Inventor
Hideyuki Samejima
英幸 鮫島
Tomoo Ono
朋生 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2009032035A priority Critical patent/JP5291485B2/ja
Priority to US12/656,629 priority patent/US8389406B2/en
Publication of JP2010192478A publication Critical patent/JP2010192478A/ja
Application granted granted Critical
Publication of JP5291485B2 publication Critical patent/JP5291485B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】スタックド構造を有する多層再配線構造のＷＣＳＰ型半導体装置において、スタックド構造での電気的接続不良の発生を抑制する。
【解決手段】第１の再配線層２０を形成する工程で、第１の開口１６ａ部内に第１の導電材料を充填して第１のビア配線を形成した後に、第１の絶縁層１６上に第１の導電材料により第１のビア配線と電気的に接続された第１の再配線層２０を形成する第１の処理、及び、第２の再配線層２６を形成する工程で、第２の開口２２ａ部内に第２の導電材料を充填して第２のビア配線を形成した後に、第２の絶縁層２２上に第２の導電材料により第２のビア配線と電気的に接続された第２の再配線層２６を形成する第２の処理、の少なくとも一方の処理を行う。
【選択図】図２１

Description

本発明は、半導体装置の製造方法に係り、特に、特に、多層再配線構造を有するＷＣＳＰ型の半導体装置の製造方法に関する。
従来、半導体集積回路などの半導体チップをパッケージングした集積回路パッケージでは、小型化及び薄型化に対する要求が高まっている。近年、特に薄型化を要求される分野の集積回路パッケージを中心に、半導体チップの表面にバンプと呼ばれる球状の外部接続端子を格子状に配置したＣＳＰ（チップ・サイズ・パッケージ）の開発が進められている。また、ウェハプロセスにより、半導体ウェハに複数個形成された半導体装置を含む構造体に対して、個片化工程を行うことにより得られるＣＳＰは、ＷＣＳＰ（ウェハレベル・チップ・サイズ・パッケージ）と称されている。
近年、ＷＣＳＰにおいても、高集積化のために多層再配線構造が導入されている。この多層再配線構造のＷＣＳＰにあっては、さらなる高集積化のために、各層に対応するビア部が電極パッド上に重なって形成される「スタックド構造」が提案されている（特許文献１）。いわゆるスタックドビアである。
図４５に、スタックド構造を有する多層再配線構造のＷＣＳＰ型半導体装置の構造の一例を示す。このタイプの半導体装置２００は、半導体ウェハ２１０、電極パッド２１２、パッシベーション膜２１４、第１の絶縁層２１６、第１の開口部２１６ａ、第１のアンダバンプメタル（ＵＢＭ）層２１８、第１の再配線層２２０、第２の絶縁層２２２、第２の開口部２２２ａ、第２のＵＢＭ層２２４、第２の再配線層２２６、及びポスト電極２２８を備えている。
次に、図４５を参照して、ＷＣＳＰ型半導体装置２００の従来の製造方法を簡単に説明する。まず、半導体ウェハ２１０の表面に、電極パッド２１２が形成され、その上に電極パッド２１２を露出するように形成されたパッシベーション膜２１４を形成する（工程１）。次に、半導体ウェハ２１０の表面に、例えばスピンコートによって感光性（ＰＢＯ等）の第１の絶縁層２１６を形成し、露光現像処理によって電極パッド２１２を露出させる第１の開口部２１６ａを形成する（工程２）。第１の開口部２１６ａが「第１のビア部」に相当する。
次に、チタン（Ｔｉ）/銅（Ｃｕ）からなる第１のＵＢＭ層２１８、第１のレジスト膜を順次堆積する。第１のＵＢＭ層２１８は、第１のシード層（Ｔｉ）の上に、後に第１の再配線層２２０となる第１の導電性材料（Ｃｕ）が堆積されたものである。露光現像によって第１のレジスト膜を所望の再配線パターンにパターニングした後、第１の導電性材料をめっきにより成長させて第１の再配線層２２０を形成する。そして、第１のレジスト膜、第１の再配線層２２０以外の部分の成長していない第１の導電性部材、第１のシード層を順次除去して、第１の再配線層２２０を完成させる（工程３）。なお、このとき、第１の再配線層２２０は、第１のビア部内に落ち込んだ構造となっている。第１の再配線層２２０の表面の一部は、第１の絶縁層２１６の表面より落ち込んでいる。
次に、第１の再配線層２２０上に、例えば感光性（ＰＢＯ等）の第２の絶縁層２２２を形成した後、露光現像処理によって、第１のビア部の底面の第１の再配線層２２０を露出させる第２の開口部２２２ａを形成する。第２の開口部２２２ａが「第２のビア部」に相当する。第２のビア部は、第１のビア部に重なり「スタックド構造２３０」を構成する。その後、第１の再配線層２２０形成と同様にして、チタン（Ｔｉ）/銅（Ｃｕ）からなる第２のＵＢＭ層２２４、第２のレジスト膜を順次堆積する。第２のＵＢＭ層２２４は、第２のシード層（Ｔｉ）の上に、後に第２の再配線層２２６となる第２の導電性材料（Ｃｕ）が堆積されたものである。
露光現像によって第２のレジスト膜を所望の再配線パターンにパターニングした後、第２の導電性材料をめっきにより成長させて第２の再配線層２２６を形成する。ここで、スタックド構造を形成するために、第１のビア部及び第２のビア部の形成領域上が開口するように第２のレジスト膜をパターニングする（工程４）。
次に、第２の導電性材料をめっきにより成長させて第２の再配線層２２６を形成する。そして、第２のレジスト膜、第２の再配線層２２６以外の部分の成長していない第２の導電性部材、第２のシード層を順次除去して、第２の再配線層２２６を完成させる（工程５）。第２の再配線層２２６は、第２のビア部内に落ち込んだ構造となっている。第２の再配線層２２６の表面の一部は、第２の絶縁層２２２の表面より落ち込んでいる。最後に、同様にして多層再配線を順次形成し、ポスト電極２２８、保護膜、外部端子を形成してＷＣＳＰを得る（工程６）。
特開２００２−２５２３１０号公報
しかしながら、従来の製造方法では、図４６に示すように、スタックド構造２３０では、縦方向に重なる各ビア部の開口径は、非常に小さい。また、第１のビア部、第２のビア部と重なる毎に、上層のビア部に深く落ち込んだ部分ができる。これらの事情により、スタックされるビア部の数か多くなるほど、ビア部にめっき液が浸透し難くなる。
例えば、上記（工程５）では、第１の再配線層２２０は第１のビア部内に落ち込み、第１の再配線層２２０の表面の一部は、第１の絶縁層２１６の表面より落ち込んでいる。したがって、第１のビア部に重なる第２のビア部には、局所的に深く落ち込んだ部分ができる。このため、第２のＵＢＭ層２２４の第２の導電性材料をめっき成長させる際に、めっき液が第２のビア部に浸透し難くなってしまう。
第２のビア部に必要なめっき液が供給されなければ、第２の導電性材料を所望の厚さにまで成長させることができなくなる。これにより、図２８に示すように、第２の再配線層２２６のビア部でのめっき厚さが、再配線パターン部でのめっき厚さより局所的に薄くなり、層間でいわゆる「断切れ」と呼ばれる膜形成不良が発生する。この結果、第２のビア部と第１のビア部との電気的接続が悪くなる、言い換えれば、スタックドビアの抵抗が上がってしまうという問題が生じる。
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、スタックド構造を有する多層再配線構造のＷＣＳＰ型半導体装置において、スタックド構造での電気的接続不良の発生を抑制するものである。
上記目的を達成するために請求項１の発明は、主面側に電極パッドが形成された半導体基板を準備する工程と、前記電極パッドの一部 を露出する第１の開口部を備えると共に、前記電極パッド 及び前記半導体基板を覆うように、絶縁材料からなる第１の絶縁層を形成する工程と、前記第１の開口部上及び前記第１の絶縁層上に前記第１の導電材料により第１の再配線層を形成する工程と、前記第１の再配線層の前記第１の開口部に重なる部分を露出する第２の開口部を備えると共に、前記第１の再配線層の他の部分及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、前記第２の開口部上及び前記第２の絶縁層上に前記第２の導電材料により第２の再配線層を形成する工程と、を含み、
前記第１の再配線層を形成する工程が、前記第１の開口部内に第１の導電材料を充填して第１のビア配線を形成した後に、前記第１の絶縁層上に前記第１の導電材料により前記第１のビア配線と電気的に接続された第１の再配線層を形成する第１の処理、及び、 前記第２の再配線層を形成する工程が、前記第２の開口部内に第２の導電材料を充填して第２のビア配線を形成した後に、前記第２の絶縁層上に前記第２の導電材料により前記第２のビア配線と電気的に接続された第２の再配線層を形成する第２の処理、の少なくとも一方の処理を行う半導体装置の製造方法である。
請求項２の発明は、前記第１の処理は、前記電極パッド及び前記第１の絶縁層を覆うように、前記第１の導電材料を含む前記第１の導電層を形成する工程と、前記第１の導電層上に、前記第１の開口部が形成された領域を除いてレジスト膜を形成する工程と、前記第１の導電材料を、前記第１の絶縁層の表面よりも高くなるまでめっき法により成長させ、レジスト膜を除去し、前記第１の開口部内に前記第１の導電材料を充填して、前記第１のビア配線を形成する工程と、前記第１の導電層上に、前記第１の再配線層が形成される領域を除いてレジスト膜を形成する工程と、前記第１の導電層上に前記第１の導電材料をめっき法により成長させて、レジスト膜を除去する前又は後に、前記第１のビア配線と電気的に接続された前記第１の再配線層を形成する工程と、を備える請求項１に記載の半導体装置の製造方法である。
請求項３の発明は、前記第２の処理は、前記第１の再配線層及び前記第１の絶縁層を覆うように、前記第２の導電材料を含む前記第２の導電層を形成する工程と、前記第２の導電層上に、前記第２の開口部が形成された領域を除いてレジスト膜を形成する工程と、前記第２の導電材料を、前記第２の絶縁層の表面よりも高くなるまでめっき法により成長させ、レジスト膜を除去し、前記第２の開口部内に前記第２の導電材料を充填して、前記第２のビア配線を形成する工程と、前記第２の導電層上に、前記第２の再配線層が形成される領域を除いてレジスト膜を形成する工程と、前記第２の導電層上に前記第２の導電材料をめっき法により成長させて、レジスト膜を除去する前又は後に、前記第２のビア配線と電気的に接続された前記第２の再配線層を形成する工程と、を備える請求項１又は請求項２に記載の半導体装置の製造方法である。
請求項４の発明は、前記第１の処理は、前記電極パッド及び前記第１の絶縁層を覆うように、前記第１の導電材料を前記第１の絶縁層の表面以上の高さまで堆積させる工程と、前記第１の開口部に対応する堆積膜上に、レジスト膜を形成する工程と、前記レジスト膜を用いて、前記第１の絶縁層の表面の前記第１の導電材料を除去して、前記第１のビア配線を形成する工程と、前記第１の絶縁層及び前記第１のビア配線上に、前記第１の導電材料を堆積させて前記第１のビア配線と電気的に接続された前記第１の再配線層を形成する工程と、を備える請求項１に記載の半導体装置の製造方法である。
請求項５の発明は、前記第２の処理は、前記第１の再配線層及び前記第１の絶縁層を覆うように、前記第２の導電材料を前記第２の絶縁層の表面以上の高さまで堆積させる工程と、前記第２の開口部に対応する堆積膜上に、レジスト膜を形成する工程と、前記レジスト膜を用いて、前記第２の絶縁層の表面の前記第２の導電材料を除去して、前記第２のビア配線を形成する工程と、前記第２の絶縁層及び前記第２のビア配線上に、前記第２の導電材料を堆積させて前記第２のビア配線と電気的に接続された前記第２の再配線層を形成する工程と、を備える請求項１又は請求項４に記載の半導体装置の製造方法である。
請求項６の発明は、スパッタリングにより前記第１の導電材料を堆積させる請求項４又は請求項５に記載の半導体装置の製造方法である。
請求項７の発明は、前記第１の導電材料及び前記第２の導電材料が銅である請求項１から請求項６までのいずれか１項に記載の半導体装置の製造方法である。
各請求項に係る発明によれば、以下の効果がある。
請求項１に係る発明によれば、スタックド構造を有する多層再配線構造のＷＣＳＰ型半導体装置において、スタックド構造での電気的接続不良の発生が抑制される、という効果がある。
請求項２に係る発明によれば、スタックド構造を有する半導体装置では、下地パターンの影響が大きい。二段階に分けてめっきすることで、下層再配線での膜形成不良が減少すれば、全体として電気的接続不良の発生を抑制する効果がある、という効果がある。
請求項３に係る発明によれば、スタックド構造を有する半導体装置では、上層のビア部ほどめっき液が浸透し難く膜形成不良が発生し易い。二段階に分けてめっきすることで、上層再配線での膜形成不良が減少すれば、最終的な電気的接続不良の発生数を少なくすることができる、という効果がある。
請求項４に係る発明によれば、導電材料を堆積する方法（以下、「堆積法」という。）では、めっき液のように供給量に局所的な過不足ができることがなく、スタックド構造でも良好な配線接続を得ることができる、という効果がある。また、下層再配線での膜形成不良が減少すれば、全体として電気的接続不良の発生を抑制する効果がある、という効果がある。
請求項５に係る発明によれば、堆積法では、めっき液のように供給量に局所的な過不足ができることがなく、スタックド構造でも良好な配線接続を得ることができる、という効果がある。また、上層再配線での膜形成不良が減少すれば、最終的な電気的接続不良の発生数を少なくすることができる、という効果がある。
請求項６に係る発明によれば、スパッタリングは化学反応を利用しない物理的成膜であるため、下地パターンによらず良好な密着性を得やすい、という効果がある。
請求項７に係る発明によれば、銅配線はアルミニウム配線と比べて伝導抵抗が少なく、電気的接続特性に優れる、という効果がある。
本発明の第１の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第２の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第３の実施の形態に係る半導体装置の積層構造の一例を示す部分断面である 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第４の実施の形態に係る半導体装置の積層構造の一例を示す部分断面である 「断切れ」と呼ばれる膜形成不良の例を示す写真である 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第５の実施の形態に係る半導体装置の積層構造の一例を示す部分断面である 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第６の実施の形態に係る半導体装置の積層構造の一例を示す部分断面である 従来の半導体装置の積層構造の一例を示す構成図である 従来の半導体装置の積層構造の一例を示す部分断面図である
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第１の実施の形態に係る半導体装置１００は、多層再配線構造のＷＣＳＰであり、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のアンダバンプメタル（ＵＢＭ）層１８、第１の再配線層２０、第１のビア配線２０ｂ、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、及びポスト電極２８を備えている。
この半導体装置１００では、第１の再配線層２０のビア部及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第１の再配線層２０の形成工程に「二段階めっき法」が適用される。なお、図示はしていないが、半導体装置１００の表面は、ポスト電極２８の端部を除いて保護膜で覆われている。保護膜から露出したポスト電極２８の端部には、半田ボール等の外部接続端子が接続されている。
以下、製造工程に従って第１の実施の形態に係る半導体装置１００の構造を説明する。図２〜図１３は第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。ＷＣＳＰは、ウェハプロセスにより、半導体ウェハに複数個形成された半導体装置を含む構造体に対して、個片化工程を行うことにより得られるＣＳＰであるが、ここでは電極パッド１個分の部分構造（１個の半導体装置）を図示して説明する。
（第１の絶縁層の形成工程）
図２は第１の絶縁層１６の形成工程を表す部分断面図である。まず、図２に示すように、半導体ウェハ１０の表面（主面側）に、電極パッド１２が形成される。また、半導体ウェハ１０及び電極パッド１２上に、電極パッド１２の一部が露出するように、パッシベーション膜１４が形成される。次に、半導体ウェハ１０の表面に、ＰＢＯ（ポリベンゾオキサゾール）等の感光性樹脂により第１の絶縁層１６が形成される。第１の絶縁層１６を露光現像処理することによって、電極パッド１２の一部を露出させるための第１の開口部１６ａ（第１のビア部）が形成される。
（第１の再配線層の形成工程）
図２に示すように、第１の絶縁層１６を形成した後、第１の絶縁層１６上に、表面の凹凸に沿って第１のＵＢＭ層１８が略一定の厚さで薄膜形成される。第１のＵＢＭ層１８には、第１の再配線層２０を形成する第１の導電性材料が含まれる。ＵＢＭ層はシード層とも称され、上層に形成される再配線層のめっき成長を促進する金属薄膜層である。例えば、導電性材料がＣｕである銅配線の場合には、スパッタリングによりＴｉ（チタン）／Ｃｕ（銅）が順次堆積されたＵＢＭ層が形成される。
次に、第１のＵＢＭ層１８上に、フォトレジスト材料によりレジスト膜３２が形成される。図３に示すように、フォトリソグラフィによってレジスト膜３２が所望の再配線パターンにパターニングされる。即ち、第１のビア配線２０ｂが形成される領域では、レジスト膜３２が除去されて、第１のＵＢＭ層１８の表面が露出する。
次に、図４に示すように、露出した第１のＵＢＭ層１８の表面から第１の導電性材料をめっきにより成長させて、第１の開口部１６ａ（第１のビア部）を埋める第１のビア配線２０ｂを形成する。第１のビア部を充填するように、充分な量のめっき液を供給する。第１のビア配線２０ｂの表面は、第１の絶縁層１６の表面より僅かに高い位置まで形成される。例えば、第１のビア配線２０ｂの厚さを約８ｍｍとすると、めっき法で作製するのに要する時間は１０分程度である。
次に、図５に示すように、第１の再配線層２０が形成される領域では、再利用されたレジスト膜３２が更に除去されて、第１のＵＢＭ層１８の表面が新たに露出する。次に、図６に示すように、露出した第１のＵＢＭ層１８の表面から第１の導電性材料をめっきにより成長させて、第１のビア配線２０ｂと電気的に接続された第１の再配線層２０を形成する。例えば、第１の再配線層２０の厚さは、第１のビア配線２０ｂと同様に、約８ｍｍとすることができる。
上記の二段階めっき法では、第１の開口部１６ａにめっき液が隙間なく浸透して、第１のビア配線２０ｂが形成される。このため、形成された第１のビア配線２０ｂには、めっき液が入り込むことがなく、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。このように、第１の再配線層２０と第１のビア配線２０ｂとが一体化されて、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。
次に、図７に示すように、残りのレジスト膜３２が除去される。続いて、図８に示すように、第１の再配線層２０が積層されていない部分の第１のＵＢＭ層１８が除去される。例えば、Ｔｉ／ＣｕからなるＵＢＭ層の場合は、めっき成長しなかったＣｕ層がエッチングにより除去された後に、Ｔｉ層がエッチングにより除去される。第１のＵＢＭ層１８が除去された部分では、第１の絶縁層１６の表面が露出する。これにより、電極パッド１２とコンタクトする第１の再配線層２０が完成する。
（第２の絶縁層の形成工程）
図９は第２の絶縁層２２の形成工程を表す部分断面図である。図９に示すように、第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための少なくとも１つの第２の開口部２２ａが形成される（図９の例では２つ）。第１のビア配線２０ｂ上に形成される第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａ（第１のビア配線２０ｂ）に対向する部分の第２の絶縁層２２は除去されている。
（第２の再配線層の形成工程）
第２の絶縁層２２を形成した後、第２の絶縁層２２上に、表面の凹凸に沿って第２のＵＢＭ層２４が略一定の厚さで薄膜形成される。第２のＵＢＭ層２４には、第２の再配線層２６を形成する第２の導電性材料が含まれる。銅配線の場合には、Ｔｉ／ＣｕからなるＵＢＭ層が形成される。次に、第２のＵＢＭ層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。図１０に示すように、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２の再配線層２６が形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する。
次に、図１１に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２の再配線層２６が形成される。次に、図１２に示すように、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。第２の再配線層２６は、表面の凹凸に沿って略一定の厚さで形成され、第２の開口部２２ａが形成された部分で落ち込んだ構造となっている。本実施の形態では、この部分が第２の再配線層２６のビア部に相当する。
第２の再配線層２６のビア部は、第１の再配線層２０のビア部（第１のビア配線２０ｂ）に重ねられて、スタックド構造３０を構成する。第１の再配線層２０の表面２０ａは平坦である。第１の再配線層２０の表面２０ａに凹凸がある場合と比較すると、第２の再配線層２６及びそのビア部との電気的接続が改善される。
（ポスト電極の形成工程）
次に、図１３に示すように、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付ける。ドライフィルムレジストＤＦ３６は、フォトリソグラフィによって所望のパターンにパターニングされる。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図１に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をめっきにより成長させて、ポスト電極２８が形成される。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。上述した通り、例えば、Ｔｉ／ＣｕからなるＵＢＭ層の場合は、Ｃｕ層がエッチングにより除去された後に、Ｔｉ層がエッチングにより除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第１の実施の形態に係る半導体装置１００が完成する。
なお、半導体装置１００の表面を保護膜で覆い、ポスト電極２８の端部に外部接続端子を接続する場合には、更に以下の工程を行う。即ち、ポスト電極２８を形成した後に、ポスト電極２８が形成された半導体ウェハ１０の主面を、樹脂モールド等により保護膜で覆う。その後、保護膜を切削加工して、ポスト電極２８の表面を露出させる。ポスト電極２８の表面に半田ボール等の外部接続端子を接続して、多層再配線構造のＷＣＳＰを得る。また、更に何層かの再配線層を有する積層構造の場合には、第１の再配線層２０又は第２の再配線層２６と同様にして、多層再配線を順次形成した後に、ポスト電極２８を形成する。
以上説明した通り、第１の実施の形態では、二段階めっき法により、第１の開口部１６ａにめっき液が隙間なく浸透して、第１のビア配線２０ｂが形成される。このため、形成された第１のビア配線２０ｂには、めっき液が入り込むことがなく、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。
また、第１の再配線層２０の表面２０ａは平坦である。第１の再配線層２０の表面２０ａに凹凸がある場合と比較すると、スタックド構造３０において、第１の再配線層２０のビア部と第２の再配線層２６のビア部との電気的接続が改善される。
＜第２の実施の形態＞
図１４は本発明の第２の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第２の実施の形態に係る半導体装置１０２は、第１の実施の形態に係る半導体装置１００と略同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のＵＢＭ層１８、第１の再配線層２０、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、第２のビア配線２６ｂ、及びポスト電極２８を備えている。
この半導体装置１０２では、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第２の再配線層２６の形成工程に「二段階めっき法」が適用される。なお、第１の実施の形態に係る半導体装置１００と同様の部分には、同じ符号を付して説明を省略する。
以下、製造工程に従って第２の実施の形態に係る半導体装置１０２の構造を説明する。図１５〜図２３は第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々、電極パッド１個分の部分構造を図示している。
（第１の絶縁層の形成工程）
第１の絶縁層１６の形成工程（図２を参照）は、第１の実施の形態に係る半導体装置１００と同様であるため、同じ符号を付して説明を省略する。
（第１の再配線層の形成工程）
図１５に示すように、第１の絶縁層１６上には、表面の凹凸に沿って第１のＵＢＭ層１８が略一定の厚さで薄膜形成される。第１のＵＢＭ層１８上には、所望の再配線パターンにパターニングされたレジスト膜３２が形成される。第１の再配線層２０が形成される領域では、レジスト膜３２が除去されて、第１のＵＢＭ層１８の表面が露出する。露出した第１のＵＢＭ層１８の表面から第１の導電性材料をめっきにより成長させて、第１の再配線層２０が形成される。
次に、図１６に示すように、残りのレジスト膜３２が除去され、続いて第１の再配線層２０が積層されていない部分の第１のＵＢＭ層１８が除去される。第１のＵＢＭ層１８が除去された部分では、第１の絶縁層１６の表面が露出する。これにより、電極パッド１２とコンタクトする第１の再配線層２０が完成する。第１の再配線層２０は、表面の凹凸に沿って略一定の厚さで形成され、第１の開口部１６ａが形成された部分で落ち込んだ構造となっている。本実施の形態では、この部分が第１の再配線層２０のビア部に相当する。
（第２の絶縁層の形成工程）
図１７に示すように、第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための第２の開口部２２ａが形成される。第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａに対向する部分の第２の絶縁層２２は除去されている。
（第２の再配線層の形成工程）
第２の絶縁層２２を形成した後、第２の絶縁層２２上に、第２のＵＢＭ層２４が薄膜形成される。第２のＵＢＭ層２４は、表面の凹凸に沿って略一定の厚さで形成され、第１の再配線層２０のビア部で落ち込んだ構造となっている。次に、第２のＵＢＭ層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。図１８に示すように、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２の再配線層２６の第２のビア配線２６ｂが形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する。
次に、図１９に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２の開口部２２ａ（第２のビア部）を埋める第２のビア配線２６ｂを形成する。中央が窪んだ第２のビア部を充填するように、充分な量のめっき液を供給する。第２のビア配線２６ｂの表面は、第２の絶縁層２２の表面より僅かに高い位置まで形成される。例えば、第２のビア配線２６ｂの厚さは約８ｍｍ、作製時間は１０分程度である。第２のビア配線２６ｂの表面には、第１の再配線層２０の表面の凹凸に沿って、凸部が形成されることもある。
次に、図２０に示すように、第２の再配線層２６が形成される領域では、再利用されたレジスト膜３４が更に除去されて、第２のＵＢＭ層２４の表面が新たに露出する。次に、図２１に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２のビア配線２６ｂと電気的に接続された第２の再配線層２６を形成する。例えば、第２の再配線層２６の厚さは、第２のビア配線２６ｂと同様に、約８ｍｍとすることができる。
上記の二段階めっき法では、中央が窪んだ第２の開口部２２ａにめっき液が隙間なく浸透して、第２のビア配線２６ｂが形成される。このため、形成された第２のビア配線２６ｂには、めっき液が入り込むことがなく、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。このように、第２の再配線層２６と第２のビア配線２６ｂとが一体化されて、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア配線２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
次に、図２２に示すように、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。上記の二段階めっき法により、第２の再配線層２６の第２の開口部２２ａに対応する部分は、第２の再配線層２６の他の部分より厚くなる。特に、第１の再配線層２０のビア部に対応する部分は、第２の再配線層２６の他の部分より厚くなる。本実施の形態では、この第２のビア配線２６ｂが、第１の再配線層２０のビア部に重ねられて、スタックド構造３０を構成する。
（ポスト電極の形成工程）
次に、図２３に示すように、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付け、所望のパターンにパターニングする。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図１４に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をめっきにより成長させて、ポスト電極２８が形成される。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第２の実施の形態に係る半導体装置１０２が完成する。
以上説明した通り、第２の実施の形態では、二段階めっき法により、中央が窪んだ第２の開口部２２ａにめっき液が隙間なく浸透して、第２のビア配線２６ｂが形成される。このため、形成された第２のビア配線２６ｂには、めっき液が入り込むことがなく、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア配線２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
また、第２の再配線層２６の表面が平坦化されて、更に上層の再配線層及びそのビア部との電気的な接続が改善されると共に、全体として再配線層の厚みのばらつきが低減される。
＜第３の実施の形態＞
図２４は本発明の第３の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第３の実施の形態に係る半導体装置１０４は、第１の実施の形態に係る半導体装置１００と略同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のＵＢＭ層１８、第１の再配線層２０、第１のビア配線２０ｂ、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、第２のビア配線２６ｂ、及びポスト電極２８を備えている。
この半導体装置１０４では、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第１の実施の形態と同様に、第１の再配線層２０の形成工程に「二段階めっき法」が適用されると共に、第２の実施の形態と同様に、第２の再配線層２６の形成工程に「二段階めっき法」が適用される。なお、第１の実施の形態に係る半導体装置１００と同様の部分には、同じ符号を付して説明を省略する。
以下、製造工程に従って第３の実施の形態に係る半導体装置１０４の構造を説明する。図２５は第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々、電極パッド１個分の部分構造を図示している。
（第１の絶縁層、第１の再配線層、第２の絶縁層の形成工程）
第２の再配線層２６の形成工程より前の工程（図２〜図９を参照）は、第１の実施の形態に係る半導体装置１００と同様であるため、同じ符号を付して説明を省略する。第１の実施の形態と同様に、二段階めっき法により、第１のビア配線２０ｂと第１の再配線層２０とが一体に形成されている。
（第２の再配線層の形成工程）
第２の再配線層２６の形成工程以降の工程は（図１７〜図２３を参照）は、第２の実施の形態に係る半導体装置１０２と同様であるため、同じ符号を付して説明を簡略化する。第２の実施の形態と同様に、二段階めっき法により、第２の開口部２２ａを埋めるように第２のビア配線２６ｂが形成された後に、第２の再配線層２６が形成される。
第１の再配線層２０が形成された半導体ウェハ１０の主面に、第１の再配線層２０の一部を露出させるための第２の開口部２２ａを備えた第２の絶縁層２２が形成される。第２の絶縁層２２上には、第２のＵＢＭ層２４が薄膜形成される。第２のＵＢＭ層２４は、第１の再配線層２０のビア部で落ち込んだ構造となっている。次に、第２のＵＢＭ層２４上に、レジスト膜３４が形成される。第２の再配線層２６の第２のビア配線２６ｂが形成される領域で、再利用されたレジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する。露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２のビア配線２６ｂを形成する。
次に、図２５に示すように、再配線層２６が形成される領域では、レジスト膜３４が更に除去されて、第２のＵＢＭ層２４の表面が新たに露出する。次に、図２６に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２のビア配線２６ｂと電気的に接続された第２の再配線層２６を形成する。次に、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。この通り、二段階めっき法により、第２のビア配線２６ｂと第２の再配線層２６とが一体に形成される。本実施の形態では、この第２のビア配線２６ｂが、第１のビア配線２０ｂに重ねられて、スタックド構造３０を構成する。
（ポスト電極の形成工程）
次に、第１の実施の形態と同様にして（図１３参照）、レジスト膜３６を用いて導電性材料でポスト電極２８が形成される。最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第３の実施の形態に係る半導体装置１０４が完成する。
以上説明した通り、第３の実施の形態では、二段階めっき法により、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。同様に、二段階めっき法により、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア配線２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
また、第１の再配線層２０の表面が平坦化されて、第２の再配線層２６のビア部との電気的な接続が改善されると共に、第２の再配線層２６の表面が平坦化されて、更に上層の再配線層及びそのビア部との電気的な接続が改善されている。同時に、全体として再配線層の厚みのばらつきが低減される。
＜第４の実施の形態＞
図２７は本発明の第４の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第４の実施の形態に係る半導体装置１０６は、多層再配線構造のＷＣＳＰであり、第１の実施の形態に係る半導体装置１００と略同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１の再配線層２０、第１のビア配線２０ｂ、第２の絶縁層２２、第２の開口部２２ａ、第２の再配線層２６、及びポスト電極２８を備えている。
この半導体装置１０６では、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第１の再配線層２０の形成工程に「二段階スパッタリング法」が適用される。なお、第１の実施の形態に係る半導体装置１００と同様の部分には、同じ符号を付して説明を省略する。
以下、製造工程に従って第４の実施の形態に係る半導体装置１０６の構造を説明する。図２９〜図３５は第４の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々電極パッド１個分の部分構造を図示している。
（第１の絶縁層の形成工程）
まず、図２９に示すように、半導体ウェハ１０の表面（主面側）に、電極パッド１２が形成される。また、半導体ウェハ１０及び電極パッド１２上に、電極パッド１２の一部が露出するように、パッシベーション膜１４が形成される。次に、半導体ウェハ１０の表面に、ＰＢＯ（ポリベンゾオキサゾール）等の感光性樹脂により第１の絶縁層１６が形成される。第１の絶縁層１６を露光現像処理することによって、電極パッド１２の一部を露出させるための第１の開口部１６ａ（第１のビア部）が形成される。
（第１の再配線層の形成工程）
図３０に示すように、第１の絶縁層１６を形成した後、第１の絶縁層１６上に、第１の導電性材料をスパッタリングすることで、表面の凹凸に沿って第１の導電性材料層１８が略一定の厚さで堆積される。従って、第１の導電性材料層１８は、第１の開口部１６ａが形成された部分で落ち込んだ構造となっている。例えば、第１の導電性材料としてはＣｕが使用される。
次に、図３１に示すように、第１の導電性材料層１８上に、フォトレジスト材料によりレジスト膜３２が形成される。図３２に示すように、フォトリソグラフィによってレジスト膜３２が所望の再配線パターンにパターニングされる。即ち、第１のビア配線２０ｂが形成される領域以外では、エッチングマスク３２が除去される。即ち、第１の開口部１６ａ上だけに、エッチングマスク３２が形成される。
次に、図３３に示すように、エッチングマスク３２を用いて、第１の導電性材料層１８の不要部分を除去して、第１の開口部１６ａ（第１のビア部）を埋める第１のビア配線２０ｂを形成する。第１のビア部を充填するように、充分な量の導電性材料を供給する。
第１のビア配線２０ｂの表面は、第１の絶縁層１６の表面より僅かに高い位置まで形成される。例えば、第１のビア配線２０ｂの厚さを約８ｍｍとすると、スパッタリングで作製するのに要する時間は１時間程度である。この通り、作製時間が長くなるという欠点はあるが、スパッタリングによれば、金属蒸着により均一な金属膜が形成され、Ｖｔ等の電気的特性に優れる配線を得ることができる。
次に、図３４に示すように、エッチングマスク３２が除去されて、第１の絶縁層１６の表面が新たに露出する。次に、図３５に示すように、露出した第１の絶縁層１６の表面上に、第１の導電性材料をスパッタリングすることで、表面の凹凸に沿って第１の再配線層２０が略一定の厚さで堆積される。これにより、電極パッド１２とコンタクトする第１の再配線層２０が完成する。例えば、第１の再配線層２０の厚さは、第１のビア配線２０ｂと同様に、約８ｍｍとすることができる。
上記の二段階スパッタリング法では、第１の開口部１６ａに充分な量の導電性材料が供給されて、第１のビア配線２０ｂが形成される。このため、形成された第１のビア配線２０ｂには、導電性材料が入り込むことがなく、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。このように、第１の再配線層２０と第１のビア配線２０ｂとが一体化されて、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。
（第２の絶縁層の形成工程）
第２の再配線層２６の形成工程以降（図９〜図１３を参照）は、第１の実施の形態に係る半導体装置１００と同様であるため、同じ符号を付して説明を省略する。第１の実施の形態と同様に、二段階スパッタリング法により、第１のビア配線２０ｂと第１の再配線層２０とが一体に形成されている。
第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための少なくとも１つの第２の開口部２２ａが形成される。第１のビア配線２０ｂ上に形成される第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａ（第１のビア配線２０ｂ）に対向する部分の第２の絶縁層２２は除去されている（図９参照）。
（第２の再配線層の形成工程）
第２の絶縁層２２及び第１の再配線層２０の上に、表面の凹凸に沿って第２のＵＢＭ層２４が略一定の厚さで薄膜形成される。第２のＵＢＭ層２４には、第２の再配線層２６を形成する第２の導電性材料が含まれる。銅配線の場合には、Ｔｉ／ＣｕからなるＵＢＭ層が形成される。次に、第２のＵＢＭ層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２の再配線層２６が形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する（図１０参照）。
次に、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をめっきにより成長させて、第２の再配線層２６が形成されて、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。第２の再配線層２６は、表面の凹凸に沿って略一定の厚さで形成され、第２の開口部２２ａが形成された部分で落ち込んだ構造となっている。本実施の形態では、この部分が第２の再配線層２６のビア部に相当する（図１１，図１２参照）。
第２の再配線層２６のビア部は、第１の再配線層２０のビア部（第１のビア配線２０ｂ）に重ねられて、スタックド構造３０を構成する。第１の再配線層２０の表面２０ａは略平坦である。第１の再配線層２０の表面２０ａに大きな凹凸がある場合と比較すると、第２の再配線層２６及びそのビア部との電気的接続が改善される。
（ポスト電極の形成工程）
次に、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付ける。ドライフィルムレジストＤＦ３６は、フォトリソグラフィによって所望のパターンにパターニングされる。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図２７に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をめっきにより成長させて、ポスト電極２８が形成される（図１３参照）。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。上述した通り、例えば、Ｔｉ／ＣｕからなるＵＢＭ層の場合は、Ｃｕ層がエッチングにより除去された後に、Ｔｉ層がエッチングにより除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第４の実施の形態に係る半導体装置１０６が完成する（図１３参照）。
なお、第４の実施の形態では、第２のビア配線２６ｂと第２の再配線層２６とを、通常のめっき法により作製する例について説明した。しかしながら、第４の実施の形態では、第２の絶縁層２２及び第１の再配線層２０の上に、表面の凹凸に沿って第２のＵＢＭ層２４が略一定の厚さで薄膜形成される。従って、第２の実施の形態と同様に、二段階めっき法を適用して、第２のビア配線２６ｂをめっき法で形成した後に、第２の再配線層２６をめっき法で形成することもできる（図１７〜図２３を参照）。二段階めっき法を適用することで、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア配線２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
以上説明した通り、第４の実施の形態では、二段階スパッタリング法により、第１の開口部１６ａに充分な量の導電性材料が供給されて、第１のビア配線２０ｂが形成される。このため、形成された第１のビア配線２０ｂには、導電性材料が入り込むことがなく、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。
また、第１の再配線層２０の表面２０ａは略平坦である。第１の再配線層２０の表面２０ａに大きな凹凸がある場合と比較すると、スタックド構造３０において、第１の再配線層２０のビア部と第２の再配線層２６のビア部との電気的接続が改善される。
＜第５の実施の形態＞
図３６は本発明の第５の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第５の実施の形態に係る半導体装置１０８は、第１の実施の形態に係る半導体装置１００と略同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のＵＢＭ層１８、第１の再配線層２０、第２の絶縁層２２、第２の開口部２２ａ、第２の再配線層２６、第２のビア配線２６ｂ、及びポスト電極２８を備えている。
この半導体装置１０８では、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第２の再配線層２６の形成工程に「二段階スパッタリング法」が適用される。なお、第１の実施の形態に係る半導体装置１００と同様の部分には、同じ符号を付して説明を省略する。
以下、製造工程に従って第５の実施の形態に係る半導体装置１０８の構造を説明する。図３７〜図４３は第５の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々、電極パッド１個分の部分構造を図示している。
（第１の絶縁層、第１の再配線層）
第２の再配線層２６の形成工程より前の工程（図２、図１５、図１６を参照）は、第２
の実施の形態に係る半導体装置１０２と略同じであるため、同じ符号を付して説明を省略する。
（第２の絶縁層の形成工程）
図３７に示すように、第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための第２の開口部２２ａが形成される。第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａに対向する部分の第２の絶縁層２２は除去されている。
（第２の再配線層の形成工程）
図３８に示すように、第２の絶縁層２２を形成した後、第２の絶縁層２２上に、第２の導電性材料をスパッタリングすることで、表面の凹凸に沿って第２の導電性材料層２４が略一定の厚さで堆積される。従って、第２の導電性材料層２４は、第２の開口部２２ａが形成された部分で落ち込んだ構造となっている。例えば、第２の導電性材料としてはＣｕが使用される。
次に、図３９に示すように、第２の導電性材料層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。図４０に示すように、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２のビア配線２６ｂが形成される領域以外では、エッチングマスク３４が除去される。即ち、第２の開口部２２ａ上だけに、エッチングマスク３４が形成される。
次に、図４１に示すように、エッチングマスク３４を用いて、第２の導電性材料層２４の不要部分を除去して、第２の開口部２２ａ（第２のビア部）を埋める第２のビア配線２６ｂを形成する。第２のビア部を充填するように、充分な量の導電性材料を供給する。
第２のビア配線２２ｂの表面は、第２の絶縁層２２の表面より僅かに高い位置まで形成される。例えば、第２のビア配線２６ｂの厚さを約８ｍｍとすると、スパッタリングで作製するのに要する時間は１時間程度である。この通り、作製時間が長くなるという欠点はあるが、スパッタリングによれば、金属蒸着により均一な金属膜が形成され、Ｖｔ等の電気的特性に優れる配線を得ることができる。
次に、図４２に示すように、エッチングマスク３４が除去されて、第２の絶縁層２２の表面が新たに露出する。次に、図４３に示すように、露出した第２の絶縁層２２の表面上に、第２の導電性材料をスパッタリングすることで、表面の凹凸に沿って第２の再配線層２６が略一定の厚さで堆積される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。例えば、第２の再配線層２６の厚さは、第２のビア配線２６ｂと同様に、約８ｍｍとすることができる。
上記の二段階スパッタリング法により、第２の再配線層２６の第２の開口部２２ａに対応する部分は、第２の再配線層２６の他の部分より厚くなる。特に、第１の再配線層２０のビア部に対応する部分は、第２の再配線層２６の他の部分より厚くなる。本実施の形態では、この第２のビア配線２６ｂが、第１の再配線層２０のビア部に重ねられて、スタックド構造３０を構成する。
上記の二段階スパッタリング法では、中央が窪んだ第２の開口部２２ａに充分な量の導電性材料が供給されて、第２のビア配線２６ｂが形成される。このため、形成された第２のビア配線２０ｂには、導電性材料が入り込むことがなく、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。このように、第２の再配線層２６と第２のビア配線２６ｂとが一体化されて、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア部２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
（ポスト電極の形成工程）
次に、第４の実施の形態と同様にして、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ポスト電極２８が形成され、不要物が除去される。これにより、第５の実施の形態に係る半導体装置１０８が完成する。
以上説明した通り、第５の実施の形態では、二段階スパッタリング法では、中央が窪んだ第２の開口部２２ａに充分な量の導電性材料が供給されて、第２のビア配線２６ｂが形成される。このため、形成された第２のビア配線２６ｂには、導電性材料が入り込むことがなく、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。このように、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア部２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
また、第２の再配線層２６の表面が略平坦化されて、更に上層の再配線層及びそのビア部との電気的な接続が改善されると共に、全体として再配線層の厚みのばらつきが低減される。
＜第６の実施の形態＞
図４４は本発明の第６の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第６の実施の形態に係る半導体装置１１０は、第１の実施の形態に係る半導体装置１００と略同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１の再配線層２０、第１のビア配線２０ｂ、第２の絶縁層２２、第２の開口部２２ａ、第２の再配線層２６、第２のビア配線２６ｂ、及びポスト電極２８を備えている。
この半導体装置１１０では、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。本実施の形態では、第１の実施の形態と同様に、第１の再配線層２０の形成工程に「二段階スパッタリング法」が適用されると共に、第２の実施の形態と同様に、第２の再配線層２６の形成工程に「二段階スパッタリング法」が適用される。なお、第１の実施の形態に係る半導体装置１００と同様の部分には、同じ符号を付して説明を省略する。
以下、製造工程に従って第６の実施の形態に係る半導体装置１１０の構造を説明する。
（第１の絶縁層、第１の再配線層、第２の絶縁層の形成工程）
第２の再配線層２６の形成工程より前の工程（図２９〜図３５を参照）は、第４の実施の形態に係る半導体装置１０６と同様であるため、同じ符号を付して説明を省略する。第４の実施の形態と同様に、二段階スパッタリング法により、第１のビア配線２０ｂと第１の再配線層２０とが一体に形成されている。
（第２の再配線層の形成工程）
第２の再配線層２６の形成工程以降の工程は（図１７〜図２３を参照）は、第５の実施の形態に係る半導体装置１０８と同様であるため、同じ符号を付して説明を簡略化する。第２の実施の形態と同様に、二段階スパッタリング法により、第２の開口部２２ａを埋めるように第２のビア配線２６ｂが形成された後に、第２の再配線層２６が形成される。本実施の形態でも、第２のビア配線２６ｂが、第１のビア配線２０ｂに重ねられて、スタックド構造３０を構成する。
（ポスト電極の形成工程）
次に、第５の実施の形態と同様にして、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ポスト電極２８が形成され、不要物が除去される。これにより、第６の実施の形態に係る半導体装置１１０が完成する。
以上説明した通り、第６の実施の形態では、二段階スパッタリング法により、第１の再配線層２０の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第１の再配線層２０と第１のビア配線２０ｂとの間で、電気的接続不良の発生が抑制される。同様に、二段階スパッタリング法では、第２の再配線層２６の形成時に「断切れ」等の膜形成不良を生じることはない。これにより、第２の再配線層２６と第２のビア配線２６ｂとの間や、第１のビア部２０ｂと第２のビア配線２６ｂとの間で、電気的接続不良の発生が抑制される。
また、第１の再配線層２０の表面が平坦化されて、第２の再配線層２６のビア部との電気的な接続が改善されると共に、第２の再配線層２６の表面が平坦化されて、更に上層の再配線層及びそのビア部との電気的な接続が改善されている。同時に、全体として再配線層の厚みのばらつきが低減される。
＜変形例＞
なお、上記の実施の形態では、スタックド構造を備えた多層再配線構造のＷＣＳＰについて説明したが、他の多層再配線構造のＷＣＳＰについて本発明を適用してもよい。下地パターンの影響が大きいスタックド構造においては、再配線形成時に生じた「断切れ」等の膜形成不良により、電気的特性が低下し易く、「二段階めっき法」や「二段階スパッタリング法」の効果がより顕著に現れるが、他の多層再配線構造のＷＣＳＰについても、膜形成不良を減らして、電気的特性の低下を抑制することができる。
また、上記の実施の形態では、１つの半導体装置に対し、「二段階めっき法」及び「二段階スパッタリング法」の何れかで再配線を形成する例について説明したが、第１の再配線層を「二段階めっき法」で形成し、第２の再配線層を「二段階スパッタリング法」で形成してもよい。また、第４の実施の形態で言及したように、通常のめっき法に代えて「二段階めっき法」及び「二段階スパッタリング法」を用いることで、作製工程は増えるが、膜形成不良を減らして電気的特性の低下を抑制することができる。
また、スパッタリング法は、金属蒸着により均一な金属膜が形成され、Ｖｔ等の電気的特性に優れる配線を得ることができるという利点が有る反面、作製時間が長くなるという欠点がある。従って、用途や目的に応じて、「通常のめっき法」、「二段階めっき法」及び「二段階スパッタリング法」を適宜組み合わせて使用することが好ましい。
また、上記の実施の形態では、製造工程の一例を示したものであり、製造工程はこれに限定される訳ではない。同じ構造物を製造できる限り、細かい工程の順序を適宜入れ替えて実施できることは言うまでもない。
また、上記の実施の形態では、再配線形成時に「断切れ」等の膜形成不良を防止する例について説明したが、膜形成不良を防止する対象は再配線層に限定される訳ではない。下層の凹凸（下地パターン）が上層の再配線層の厚みを変動させることから、再配線層に加えて再配線層以外の層についても、膜形成不良を防止することが好ましい。
１０ 半導体ウェハ
１２ 電極パッド
１４ パッシベーション膜
１６ 第１の絶縁層
１６ａ 第１の開口部
１８ 第１のＵＢＭ層
２０Ａ 第１の導電性材料層
２０ 第１の再配線層
２０ａ 表面
２２ 第２の絶縁層
２２ａ 第２の開口部
２４ 第２のＵＢＭ層
２６ 第２の再配線層
２６Ａ 第２の導電性材料層
２８ ポスト電極
３０ スタックド構造
３２ レジスト膜
３４ レジスト膜
３６ レジスト膜（ドライフィルムレジストＤＦ）
１００ 半導体装置
１０２ 半導体装置
１０４ 半導体装置
１０６ 半導体装置
１０８ 半導体装置
１１０ 半導体装置

Claims (7)

  1. 主面側に電極パッドが形成された半導体基板を準備する工程と、
    前記電極パッドの一部 を露出する第１の開口部を備えると共に、前記電極パッド 及び前記半導体基板を覆うように、絶縁材料からなる第１の絶縁層を形成する工程と、
    前記第１の開口部上及び前記第１の絶縁層上に前記第１の導電材料により第１の再配線層を形成する工程と、
    前記第１の再配線層の前記第１の開口部に重なる部分を露出する第２の開口部を備えると共に、前記第１の再配線層の他の部分及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、
    前記第２の開口部上及び前記第２の絶縁層上に前記第２の導電材料により第２の再配線層を形成する工程と、
    を含み、
    前記第１の再配線層を形成する工程が、前記第１の開口部内に第１の導電材料を充填して第１のビア配線を形成した後に、前記第１の絶縁層上に前記第１の導電材料により前記第１のビア配線と電気的に接続された第１の再配線層を形成する第１の処理、
    及び、
    前記第２の再配線層を形成する工程が、前記第２の開口部内に第２の導電材料を充填して第２のビア配線を形成した後に、前記第２の絶縁層上に前記第２の導電材料により前記第２のビア配線と電気的に接続された第２の再配線層を形成する第２の処理、
    の少なくとも一方の処理を行う半導体装置の製造方法。
  2. 前記第１の処理は、
    前記電極パッド及び前記第１の絶縁層を覆うように、前記第１の導電材料を含む前記第１の導電層を形成する工程と、
    前記第１の導電層上に、前記第１の開口部が形成された領域を除いてレジスト膜を形成する工程と、
    前記第１の導電材料を、前記第１の絶縁層の表面よりも高くなるまでめっき法により成長させ、レジスト膜を除去し、前記第１の開口部内に前記第１の導電材料を充填して、前記第１のビア配線を形成する工程と、
    前記第１の導電層上に、前記第１の再配線層が形成される領域を除いてレジスト膜を形成する工程と、
    前記第１の導電層上に前記第１の導電材料をめっき法により成長させて、レジスト膜を除去する前又は後に、前記第１のビア配線と電気的に接続された前記第１の再配線層を形成する工程と、
    を備える請求項１に記載の半導体装置の製造方法。
  3. 前記第２の処理は、
    前記第１の再配線層及び前記第１の絶縁層を覆うように、前記第２の導電材料を含む前記第２の導電層を形成する工程と、
    前記第２の導電層上に、前記第２の開口部が形成された領域を除いてレジスト膜を形成する工程と、
    前記第２の導電材料を、前記第２の絶縁層の表面よりも高くなるまでめっき法により成長させ、レジスト膜を除去し、前記第２の開口部内に前記第２の導電材料を充填して、前記第２のビア配線を形成する工程と、
    前記第２の導電層上に、前記第２の再配線層が形成される領域を除いてレジスト膜を形成する工程と、
    前記第２の導電層上に前記第２の導電材料をめっき法により成長させて、レジスト膜を除去する前又は後に、前記第２のビア配線と電気的に接続された前記第２の再配線層を形成する工程と、
    を備える請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記第１の処理は、
    前記電極パッド及び前記第１の絶縁層を覆うように、前記第１の導電材料を前記第１の絶縁層の表面以上の高さまで堆積させる工程と、
    前記第１の開口部に対応する堆積膜上に、レジスト膜を形成する工程と、
    前記レジスト膜を用いて、前記第１の絶縁層の表面の前記第１の導電材料を除去して、前記第１のビア配線を形成する工程と、
    前記第１の絶縁層及び前記第１のビア配線上に、前記第１の導電材料を堆積させて前記第１のビア配線と電気的に接続された前記第１の再配線層を形成する工程と、
    を備える請求項１に記載の半導体装置の製造方法。
  5. 前記第２の処理は、
    前記第１の再配線層及び前記第１の絶縁層を覆うように、前記第２の導電材料を前記第２の絶縁層の表面以上の高さまで堆積させる工程と、
    前記第２の開口部に対応する堆積膜上に、レジスト膜を形成する工程と、
    前記レジスト膜を用いて、前記第２の絶縁層の表面の前記第２の導電材料を除去して、前記第２のビア配線を形成する工程と、
    前記第２の絶縁層及び前記第２のビア配線上に、前記第２の導電材料を堆積させて前記第２のビア配線と電気的に接続された前記第２の再配線層を形成する工程と、
    を備える請求項１又は請求項４に記載の半導体装置の製造方法。
  6. スパッタリングにより前記第１の導電材料を堆積させる請求項４又は請求項５に記載の半導体装置の製造方法。
  7. 前記第１の導電材料及び前記第２の導電材料が銅である請求項１から請求項６までのいずれか１項に記載の半導体装置の製造方法。
JP2009032035A 2009-02-13 2009-02-13 半導体装置の製造方法 Expired - Fee Related JP5291485B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009032035A JP5291485B2 (ja) 2009-02-13 2009-02-13 半導体装置の製造方法
US12/656,629 US8389406B2 (en) 2009-02-13 2010-02-05 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009032035A JP5291485B2 (ja) 2009-02-13 2009-02-13 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010192478A true JP2010192478A (ja) 2010-09-02
JP5291485B2 JP5291485B2 (ja) 2013-09-18

Family

ID=42560314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009032035A Expired - Fee Related JP5291485B2 (ja) 2009-02-13 2009-02-13 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8389406B2 (ja)
JP (1) JP5291485B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5102726B2 (ja) * 2008-09-08 2012-12-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US10204876B2 (en) * 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
KR20170026701A (ko) * 2015-08-26 2017-03-09 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR20170068095A (ko) * 2015-12-09 2017-06-19 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR102019355B1 (ko) * 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
WO2019133017A1 (en) * 2017-12-30 2019-07-04 Intel Corporation Zero-misalignment two-via structures using photoimageable dielectric film buildup film, and transparent substrate with electroless plating
KR102542573B1 (ko) 2018-09-13 2023-06-13 삼성전자주식회사 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
US10522488B1 (en) 2018-10-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning polymer layer to reduce stress
DE102019109200B4 (de) * 2019-04-08 2024-03-07 Infineon Technologies Ag Halbleitervorrichtungen mit nicht-galvanischer verbindung
US20210210462A1 (en) 2020-01-06 2021-07-08 Texas Instruments Incorporated Chip scale package with redistribution layer interrupts

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03181195A (ja) * 1989-12-11 1991-08-07 Fujitsu Ltd 配線基板の製造方法
JP2002252310A (ja) * 2001-01-30 2002-09-06 Samsung Electronics Co Ltd 半導体チップパッケージ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7659193B2 (en) * 2005-12-23 2010-02-09 Phoenix Precision Technology Corporation Conductive structures for electrically conductive pads of circuit board and fabrication method thereof
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03181195A (ja) * 1989-12-11 1991-08-07 Fujitsu Ltd 配線基板の製造方法
JP2002252310A (ja) * 2001-01-30 2002-09-06 Samsung Electronics Co Ltd 半導体チップパッケージ

Also Published As

Publication number Publication date
US20100210103A1 (en) 2010-08-19
JP5291485B2 (ja) 2013-09-18
US8389406B2 (en) 2013-03-05

Similar Documents

Publication Publication Date Title
JP5291485B2 (ja) 半導体装置の製造方法
US10269747B2 (en) Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
JP5102726B2 (ja) 半導体装置の製造方法
JP5582811B2 (ja) 半導体装置及びその製造方法
US20050070085A1 (en) Reliable metal bumps on top of I/O pads after removal of test probe marks
JP2002190550A (ja) 半導体装置の製造方法
JP2008141021A (ja) 半導体装置及び半導体装置の製造方法
US8399348B2 (en) Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
JP2018107262A (ja) 半導体装置及び半導体装置の製造方法
JP2009177072A (ja) 半導体装置及びその製造方法
JP2000260803A (ja) 半導体装置とその製造方法
JP4506767B2 (ja) 半導体装置の製造方法
US7384873B2 (en) Manufacturing process of semiconductor device
US20230061716A1 (en) Semiconductor Devices and Methods of Manufacture
JP6152434B2 (ja) 半導体装置
JP2007258629A (ja) チップサイズパッケージの製造方法
JP2008153696A (ja) 半導体パッケージ及びその製造方法
JP5873146B2 (ja) 半導体装置
US7910478B2 (en) Method of manufacturing semiconductor devices
JP2012119444A (ja) 半導体装置
US8476760B2 (en) Electroplated posts with reduced topography and stress
JP2011071175A (ja) 半導体装置および半導体装置の製造方法
JP4188752B2 (ja) 半導体パッケージ及びその製造方法
JP2008235539A (ja) 半導体装置及び半導体装置の製造方法
TWI678743B (zh) 半導體線路結構及其製作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120710

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120910

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130607

LAPS Cancellation because of no payment of annual fees