JP5291485B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は本発明の第1の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第1の実施の形態に係る半導体装置100は、多層再配線構造のWCSPであり、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1のアンダバンプメタル(UBM)層18、第1の再配線層20、第1のビア配線20b、第2の絶縁層22、第2の開口部22a、第2のUBM層24、第2の再配線層26、及びポスト電極28を備えている。
図2は第1の絶縁層16の形成工程を表す部分断面図である。まず、図2に示すように、半導体ウェハ10の表面(主面側)に、電極パッド12が形成される。また、半導体ウェハ10及び電極パッド12上に、電極パッド12の一部が露出するように、パッシベーション膜14が形成される。次に、半導体ウェハ10の表面に、PBO(ポリベンゾオキサゾール)等の感光性樹脂により第1の絶縁層16が形成される。第1の絶縁層16を露光現像処理することによって、電極パッド12の一部を露出させるための第1の開口部16a(第1のビア部)が形成される。
図2に示すように、第1の絶縁層16を形成した後、第1の絶縁層16上に、表面の凹凸に沿って第1のUBM層18が略一定の厚さで薄膜形成される。第1のUBM層18には、第1の再配線層20を形成する第1の導電性材料が含まれる。UBM層はシード層とも称され、上層に形成される再配線層のめっき成長を促進する金属薄膜層である。例えば、導電性材料がCuである銅配線の場合には、スパッタリングによりTi(チタン)/Cu(銅)が順次堆積されたUBM層が形成される。
図9は第2の絶縁層22の形成工程を表す部分断面図である。図9に示すように、第1の再配線層20が形成された半導体ウェハ10の主面に、PBO等の感光性樹脂により第2の絶縁層22が形成される。第2の絶縁層22を露光現像処理することによって、第1の再配線層20の一部を露出させるための少なくとも1つの第2の開口部22aが形成される(図9の例では2つ)。第1のビア配線20b上に形成される第2の開口部22aの径は、第1の開口部16aの径より大きく、第1の開口部16a(第1のビア配線20b)に対向する部分の第2の絶縁層22は除去されている。
第2の絶縁層22を形成した後、第2の絶縁層22上に、表面の凹凸に沿って第2のUBM層24が略一定の厚さで薄膜形成される。第2のUBM層24には、第2の再配線層26を形成する第2の導電性材料が含まれる。銅配線の場合には、Ti/CuからなるUBM層が形成される。次に、第2のUBM層24上に、フォトレジスト材料によりレジスト膜34が形成される。図10に示すように、フォトリソグラフィによってレジスト膜34が所望の再配線パターンにパターニングされる。即ち、第2の再配線層26が形成される領域では、レジスト膜34が除去されて、第2のUBM層24の表面が露出する。
次に、図13に示すように、第2の再配線層26が形成された半導体ウェハ10の主面に、ドライフィルムレジストDF36を貼り付ける。ドライフィルムレジストDF36は、フォトリソグラフィによって所望のパターンにパターニングされる。即ち、ポスト電極28が形成される領域では、ドライフィルムレジストDF36が除去されて、第2の再配線層26の表面が露出する。図1に示すように、次に、露出した第2の再配線層26の表面から第2の導電性材料をめっきにより成長させて、ポスト電極28が形成される。
図14は本発明の第2の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第2の実施の形態に係る半導体装置102は、第1の実施の形態に係る半導体装置100と略同様に(図1参照)、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1のUBM層18、第1の再配線層20、第2の絶縁層22、第2の開口部22a、第2のUBM層24、第2の再配線層26、第2のビア配線26b、及びポスト電極28を備えている。
第1の絶縁層16の形成工程(図2を参照)は、第1の実施の形態に係る半導体装置100と同様であるため、同じ符号を付して説明を省略する。
図15に示すように、第1の絶縁層16上には、表面の凹凸に沿って第1のUBM層18が略一定の厚さで薄膜形成される。第1のUBM層18上には、所望の再配線パターンにパターニングされたレジスト膜32が形成される。第1の再配線層20が形成される領域では、レジスト膜32が除去されて、第1のUBM層18の表面が露出する。露出した第1のUBM層18の表面から第1の導電性材料をめっきにより成長させて、第1の再配線層20が形成される。
図17に示すように、第1の再配線層20が形成された半導体ウェハ10の主面に、PBO等の感光性樹脂により第2の絶縁層22が形成される。第2の絶縁層22を露光現像処理することによって、第1の再配線層20の一部を露出させるための第2の開口部22aが形成される。第2の開口部22aの径は、第1の開口部16aの径より大きく、第1の開口部16aに対向する部分の第2の絶縁層22は除去されている。
第2の絶縁層22を形成した後、第2の絶縁層22上に、第2のUBM層24が薄膜形成される。第2のUBM層24は、表面の凹凸に沿って略一定の厚さで形成され、第1の再配線層20のビア部で落ち込んだ構造となっている。次に、第2のUBM層24上に、フォトレジスト材料によりレジスト膜34が形成される。図18に示すように、フォトリソグラフィによってレジスト膜34が所望の再配線パターンにパターニングされる。即ち、第2の再配線層26の第2のビア配線26bが形成される領域では、レジスト膜34が除去されて、第2のUBM層24の表面が露出する。
次に、図23に示すように、第2の再配線層26が形成された半導体ウェハ10の主面に、ドライフィルムレジストDF36を貼り付け、所望のパターンにパターニングする。即ち、ポスト電極28が形成される領域では、ドライフィルムレジストDF36が除去されて、第2の再配線層26の表面が露出する。図14に示すように、次に、露出した第2の再配線層26の表面から第2の導電性材料をめっきにより成長させて、ポスト電極28が形成される。
図24は本発明の第3の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第3の実施の形態に係る半導体装置104は、第1の実施の形態に係る半導体装置100と略同様に(図1参照)、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1のUBM層18、第1の再配線層20、第1のビア配線20b、第2の絶縁層22、第2の開口部22a、第2のUBM層24、第2の再配線層26、第2のビア配線26b、及びポスト電極28を備えている。
第2の再配線層26の形成工程より前の工程(図2〜図9を参照)は、第1の実施の形態に係る半導体装置100と同様であるため、同じ符号を付して説明を省略する。第1の実施の形態と同様に、二段階めっき法により、第1のビア配線20bと第1の再配線層20とが一体に形成されている。
第2の再配線層26の形成工程以降の工程は(図17〜図23を参照)は、第2の実施の形態に係る半導体装置102と同様であるため、同じ符号を付して説明を簡略化する。第2の実施の形態と同様に、二段階めっき法により、第2の開口部22aを埋めるように第2のビア配線26bが形成された後に、第2の再配線層26が形成される。
次に、第1の実施の形態と同様にして(図13参照)、レジスト膜36を用いて導電性材料でポスト電極28が形成される。最後に、残りのレジスト膜36が除去され、続いて第2の再配線層26が積層されていない部分の第2のUBM層24が除去される。第2のUBM層24が除去された部分では、第2の絶縁層22の表面が露出する。これにより、第3の実施の形態に係る半導体装置104が完成する。
図27は本発明の第4の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第4の実施の形態に係る半導体装置106は、多層再配線構造のWCSPであり、第1の実施の形態に係る半導体装置100と略同様に(図1参照)、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1の再配線層20、第1のビア配線20b、第2の絶縁層22、第2の開口部22a、第2の再配線層26、及びポスト電極28を備えている。
まず、図29に示すように、半導体ウェハ10の表面(主面側)に、電極パッド12が形成される。また、半導体ウェハ10及び電極パッド12上に、電極パッド12の一部が露出するように、パッシベーション膜14が形成される。次に、半導体ウェハ10の表面に、PBO(ポリベンゾオキサゾール)等の感光性樹脂により第1の絶縁層16が形成される。第1の絶縁層16を露光現像処理することによって、電極パッド12の一部を露出させるための第1の開口部16a(第1のビア部)が形成される。
図30に示すように、第1の絶縁層16を形成した後、第1の絶縁層16上に、第1の導電性材料をスパッタリングすることで、表面の凹凸に沿って第1の導電性材料層18が略一定の厚さで堆積される。従って、第1の導電性材料層18は、第1の開口部16aが形成された部分で落ち込んだ構造となっている。例えば、第1の導電性材料としてはCuが使用される。
第1のビア配線20bの表面は、第1の絶縁層16の表面より僅かに高い位置まで形成される。例えば、第1のビア配線20bの厚さを約8mmとすると、スパッタリングで作製するのに要する時間は1時間程度である。この通り、作製時間が長くなるという欠点はあるが、スパッタリングによれば、金属蒸着により均一な金属膜が形成され、Vt等の電気的特性に優れる配線を得ることができる。
第2の再配線層26の形成工程以降(図9〜図13を参照)は、第1の実施の形態に係る半導体装置100と同様であるため、同じ符号を付して説明を省略する。第1の実施の形態と同様に、二段階スパッタリング法により、第1のビア配線20bと第1の再配線層20とが一体に形成されている。
第2の絶縁層22及び第1の再配線層20の上に、表面の凹凸に沿って第2のUBM層24が略一定の厚さで薄膜形成される。第2のUBM層24には、第2の再配線層26を形成する第2の導電性材料が含まれる。銅配線の場合には、Ti/CuからなるUBM層が形成される。次に、第2のUBM層24上に、フォトレジスト材料によりレジスト膜34が形成される。フォトリソグラフィによってレジスト膜34が所望の再配線パターンにパターニングされる。即ち、第2の再配線層26が形成される領域では、レジスト膜34が除去されて、第2のUBM層24の表面が露出する(図10参照)。
次に、第2の再配線層26が形成された半導体ウェハ10の主面に、ドライフィルムレジストDF36を貼り付ける。ドライフィルムレジストDF36は、フォトリソグラフィによって所望のパターンにパターニングされる。即ち、ポスト電極28が形成される領域では、ドライフィルムレジストDF36が除去されて、第2の再配線層26の表面が露出する。図27に示すように、次に、露出した第2の再配線層26の表面から第2の導電性材料をめっきにより成長させて、ポスト電極28が形成される(図13参照)。
図36は本発明の第5の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第5の実施の形態に係る半導体装置108は、第1の実施の形態に係る半導体装置100と略同様に(図1参照)、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1のUBM層18、第1の再配線層20、第2の絶縁層22、第2の開口部22a、第2の再配線層26、第2のビア配線26b、及びポスト電極28を備えている。
第2の再配線層26の形成工程より前の工程(図2、図15、図16を参照)は、第2
の実施の形態に係る半導体装置102と略同じであるため、同じ符号を付して説明を省略する。
図37に示すように、第1の再配線層20が形成された半導体ウェハ10の主面に、PBO等の感光性樹脂により第2の絶縁層22が形成される。第2の絶縁層22を露光現像処理することによって、第1の再配線層20の一部を露出させるための第2の開口部22aが形成される。第2の開口部22aの径は、第1の開口部16aの径より大きく、第1の開口部16aに対向する部分の第2の絶縁層22は除去されている。
図38に示すように、第2の絶縁層22を形成した後、第2の絶縁層22上に、第2の導電性材料をスパッタリングすることで、表面の凹凸に沿って第2の導電性材料層24が略一定の厚さで堆積される。従って、第2の導電性材料層24は、第2の開口部22aが形成された部分で落ち込んだ構造となっている。例えば、第2の導電性材料としてはCuが使用される。
第2のビア配線22bの表面は、第2の絶縁層22の表面より僅かに高い位置まで形成される。例えば、第2のビア配線26bの厚さを約8mmとすると、スパッタリングで作製するのに要する時間は1時間程度である。この通り、作製時間が長くなるという欠点はあるが、スパッタリングによれば、金属蒸着により均一な金属膜が形成され、Vt等の電気的特性に優れる配線を得ることができる。
次に、第4の実施の形態と同様にして、第2の再配線層26が形成された半導体ウェハ10の主面に、ポスト電極28が形成され、不要物が除去される。これにより、第5の実施の形態に係る半導体装置108が完成する。
図44は本発明の第6の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第6の実施の形態に係る半導体装置110は、第1の実施の形態に係る半導体装置100と略同様に(図1参照)、半導体ウェハ10、電極パッド12、パッシベーション膜14、第1の絶縁層16、第1の開口部16a、第1の再配線層20、第1のビア配線20b、第2の絶縁層22、第2の開口部22a、第2の再配線層26、第2のビア配線26b、及びポスト電極28を備えている。
(第1の絶縁層、第1の再配線層、第2の絶縁層の形成工程)
第2の再配線層26の形成工程より前の工程(図29〜図35を参照)は、第4の実施の形態に係る半導体装置106と同様であるため、同じ符号を付して説明を省略する。第4の実施の形態と同様に、二段階スパッタリング法により、第1のビア配線20bと第1の再配線層20とが一体に形成されている。
第2の再配線層26の形成工程以降の工程は(図17〜図23を参照)は、第5の実施の形態に係る半導体装置108と同様であるため、同じ符号を付して説明を簡略化する。第2の実施の形態と同様に、二段階スパッタリング法により、第2の開口部22aを埋めるように第2のビア配線26bが形成された後に、第2の再配線層26が形成される。本実施の形態でも、第2のビア配線26bが、第1のビア配線20bに重ねられて、スタックド構造30を構成する。
次に、第5の実施の形態と同様にして、第2の再配線層26が形成された半導体ウェハ10の主面に、ポスト電極28が形成され、不要物が除去される。これにより、第6の実施の形態に係る半導体装置110が完成する。
なお、上記の実施の形態では、スタックド構造を備えた多層再配線構造のWCSPについて説明したが、他の多層再配線構造のWCSPについて本発明を適用してもよい。下地パターンの影響が大きいスタックド構造においては、再配線形成時に生じた「断切れ」等の膜形成不良により、電気的特性が低下し易く、「二段階めっき法」や「二段階スパッタリング法」の効果がより顕著に現れるが、他の多層再配線構造のWCSPについても、膜形成不良を減らして、電気的特性の低下を抑制することができる。
12 電極パッド
14 パッシベーション膜
16 第1の絶縁層
16a 第1の開口部
18 第1のUBM層
20A 第1の導電性材料層
20 第1の再配線層
20a 表面
22 第2の絶縁層
22a 第2の開口部
24 第2のUBM層
26 第2の再配線層
26A 第2の導電性材料層
28 ポスト電極
30 スタックド構造
32 レジスト膜
34 レジスト膜
36 レジスト膜(ドライフィルムレジストDF)
100 半導体装置
102 半導体装置
104 半導体装置
106 半導体装置
108 半導体装置
110 半導体装置
Claims (6)
- 主面側に電極パッドが形成された半導体基板を準備する工程と、
前記電極パッドの一部 を露出する第1の開口部を備えると共に、前記電極パッド及び前記半導体基板を覆うように、絶縁材料からなる第1の絶縁層を形成する工程と、
前記第1の開口部及び前記第1の絶縁層上に第1の導電材料により第1の再配線層を形成する工程と、
前記第1の再配線層の前記第1の開口部に重なる部分を露出する第2の開口部を備えると共に、前記第1の再配線層の他の部分及び前記第1の絶縁層を覆うように、絶縁材料からなる第2の絶縁層を形成する工程と、
前記第2の開口部及び前記第2の絶縁層上に第2の導電材料により第2の再配線層を形成する工程と、
を含み、
前記第1の再配線層を形成する工程において、前記電極パッド及び前記第1の絶縁層を覆うように第1の導電層を形成し、前記第1の導電層上に前記第1の開口部が形成された領域を除いて第1のレジスト膜を形成して、前記第1のレジスト膜を用いてめっき法により前記第1の開口部内に第1の導電材料が充填された第1のビア配線を形成した後に、前記第1のレジスト膜の一部を除去して前記第1の再配線層が形成される領域を露出させ、残った第1のレジスト膜を用いてめっき法により前記第1の絶縁層及び前記第1のビア配線上に前記第1の導電材料を成長させて前記第1のビア配線と電気的に接続された第1の再配線層を形成する第1の処理、
及び、
前記第2の再配線層を形成する工程において、前記第1の再配線層及び前記第1の絶縁層を覆うように第2の導電層を形成し、前記第2の導電層上に前記第2の開口部が形成された領域を除いて第2のレジスト膜を形成して、前記第2のレジスト膜を用いてめっき法により前記第2の開口部内に第2の導電材料が充填された第2のビア配線を形成した後に、前記第2のレジスト膜の一部を除去して前記第2の再配線層が形成される領域を露出させ、残った第2のレジスト膜を用いてめっき法により前記第2の絶縁層及び前記第2のビア配線上に前記第2の導電材料を成長させて前記第2のビア配線と電気的に接続された第2の再配線層を形成する第2の処理、
の少なくとも一方の処理を行う半導体装置の製造方法。 - 前記第1の処理を行う場合には、前記第1の導電材料を前記第1の絶縁層の表面よりも高くなるまでめっき法により成長させて前記第1のビア配線を形成し、前記第2の処理を行う場合には、前記第2の導電材料を前記第2の絶縁層の表面よりも高くなるまでめっき法により成長させて前記第2のビア配線を形成する、請求項1に記載の半導体装置の製造方法。
- 主面側に電極パッドが形成された半導体基板を準備する工程と、
前記電極パッドの一部 を露出する第1の開口部を備えると共に、前記電極パッド及び前記半導体基板を覆うように、絶縁材料からなる第1の絶縁層を形成する工程と、
前記第1の開口部及び前記第1の絶縁層上に第1の導電材料により第1の再配線層を形成する工程と、
前記第1の再配線層の前記第1の開口部に重なる部分を露出する第2の開口部を備えると共に、前記第1の再配線層の他の部分及び前記第1の絶縁層を覆うように、絶縁材料からなる第2の絶縁層を形成する工程と、
前記第2の開口部及び前記第2の絶縁層上に第2の導電材料により第2の再配線層を形成する工程と、
を含み、
前記第1の再配線層を形成する工程において、前記電極パッド及び前記第1の絶縁層を覆うように前記第1の導電材料を堆積させ、前記第1の開口部に対応する堆積膜上に第1のレジスト膜を形成して、前記第1のレジスト膜を用いて前記第1の導電材料の一部を除去して前記第1の開口部内に第1の導電材料が充填された第1のビア配線を形成した後に、前記第1の絶縁層及び前記第1のビア配線上に前記第1の導電材料を堆積させて前記第1のビア配線と電気的に接続された第1の再配線層を形成する第1の処理、
及び、
前記第2の再配線層を形成する工程において、前記第1の再配線層及び前記第1の絶縁層を覆うように前記第2の導電材料を堆積させ、前記第2の開口部に対応する堆積膜上に第2のレジスト膜を形成して、前記第2のレジスト膜を用いて前記第2の導電材料の一部を除去して前記第2の開口部内に第2の導電材料が充填された第2のビア配線を形成した後に、前記第2の絶縁層及び前記第2のビア配線上に前記第2の導電材料を堆積させて前記第2のビア配線と電気的に接続された第2の再配線層を形成する第2の処理、
の少なくとも一方の処理を行う半導体装置の製造方法。 - 前記第1の処理を行う場合には、前記第1の導電材料を前記第1の絶縁層の表面以上の高さまで堆積させ、前記第2の処理を行う場合は、前記第2の導電材料を前記第2の絶縁層の表面以上の高さまで堆積させる、請求項3に記載の半導体装置の製造方法。
- スパッタリングにより前記第1の導電材料を堆積させる請求項3又は請求項4に記載の半導体装置の製造方法。
- 前記第1の導電材料及び前記第2の導電材料が銅である請求項1から請求項5までのいずれか1項に記載の半導体装置の製造方法。
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