JP2012004504A - 電子装置及びその製造方法 - Google Patents
電子装置及びその製造方法 Download PDFInfo
- Publication number
- JP2012004504A JP2012004504A JP2010140939A JP2010140939A JP2012004504A JP 2012004504 A JP2012004504 A JP 2012004504A JP 2010140939 A JP2010140939 A JP 2010140939A JP 2010140939 A JP2010140939 A JP 2010140939A JP 2012004504 A JP2012004504 A JP 2012004504A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- via hole
- electronic device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Abstract
【解決手段】第1配線層30の上に、絶縁層22の上に金属層32aが積層された積層膜CFを形成する工程と、積層膜CFの上に開口部23aが設けられたレジスト23を形成する工程と、レジスト23の開口部23aを通して金属層32aをエッチングすることにより金属層32aに開口部32xを形成する工程と、ウェットブラスト法により、金属層32aの開口部32xを通して絶縁層22をエッチングすることにより、第1配線層30に到達するビアホールVHを形成する工程と、ビアホールVHに導電性ペースト40又ははんだからなるビア導体を形成することにより、第1配線層30と第2配線層32となる金属層32aとをビア導体で接続する工程とを含む。
【選択図】図14
Description
図1〜図13は本発明の第1実施形態の電子装置の製造方法を示す断面図、図14は同じく第1実施形態の電子装置を示す断面図である。
図15は本発明の第2実施形態の電子装置を示す断面図である。第2実施形態では、電子装置として配線基板を例に挙げる。つまり、第1実施形態で説明した多層配線構造を配線基板に適用してもよい。
Claims (10)
- 第1配線層の上に、絶縁層の上に金属層が積層された積層膜を形成する工程と、
前記積層膜の上に、前記第1配線層の接続部に対応する部分に開口部が設けられたレジストを形成する工程と、
前記レジストの開口部を通して前記金属層をエッチングすることにより前記金属層に開口部を形成する工程と、
ウェットブラスト法により、前記金属層の開口部を通して前記絶縁層をエッチングすることにより、前記第1配線層に到達するビアホールを形成する工程と、
前記ビアホールに導電性ペースト又ははんだからなるビア導体を形成することにより、前記第1配線層と第2配線層となる前記金属層とを前記ビア導体で接続する工程と、
前記ビアホールを形成する工程の後、又は前記ビア導体を形成する工程の後に行われ、前記金属層をパターニングして前記第2配線層を形成する工程とを有することを特徴とする電子装置の製造方法。 - 前記第1配線層は、回路素子を備えた半導体ウェハのバンプ電極に接続されていることを特徴とする請求項1に記載の電子装置の製造方法。
- 前記積層膜は、樹脂フィルムの上に銅箔が積層されて構成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
- 前記導電性ペーストは、ディスペンス法又はインクジェット法によって前記ビアホールに選択的に形成されるか、あるいはフォトリソグラフィに基づいて感光性の前記導電性ペーストが前記ビアホールに選択的に形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。
- 前記ビア導体を形成する工程において、
前記ビア導体は前記ビアホールに充填されると共に、前記ビアホールの近傍の前記第2配線層を被覆して形成されることを特徴とする請求項1又は2に記載の電子装置の製造方法。 - 前記ビアホールを形成する工程において、
前記レジストは、前記ウェットブラスト法で前記絶縁層をエッチングする途中で消失し、前記金属層の表面が前記ウェットブラスト法によって粗化されることを特徴とする請求項1又は2に記載の電子部品装置の製造方法。 - 第1配線層と、
前記第1配線層の上に形成された絶縁層と、
前記絶縁層に形成され、前記第1配線層に到達するビアホールと、
前記絶縁層の上に形成され、前記ビアホールの外周から外側に延在する第2配線層と、
前記ビアホール内からその近傍の前記第2配線層の上に形成されて前記第1配線層と前記第2配線層とを接続すると共に、導電性ペースト又ははんだからなるビア導体とを有することを特徴とする電子装置。 - 前記第1配線層は、回路素子を備えた半導体基板のバンプ電極に接続されていることを特徴とする請求項7に記載の電子装置。
- 前記ビア導体は、前記ビアホールに充填されていることを特徴とする請求項7又は8に記載の電子装置。
- 前記第2配線層は、銅箔から形成されることを特徴とする請求項7又は8に記載の電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010140939A JP5590984B2 (ja) | 2010-06-21 | 2010-06-21 | 電子装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010140939A JP5590984B2 (ja) | 2010-06-21 | 2010-06-21 | 電子装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012004504A true JP2012004504A (ja) | 2012-01-05 |
JP2012004504A5 JP2012004504A5 (ja) | 2013-05-16 |
JP5590984B2 JP5590984B2 (ja) | 2014-09-17 |
Family
ID=45536108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010140939A Active JP5590984B2 (ja) | 2010-06-21 | 2010-06-21 | 電子装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5590984B2 (ja) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0494186A (ja) * | 1990-08-10 | 1992-03-26 | Furukawa Electric Co Ltd:The | 多層回路基板の製造方法 |
JP2000294519A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置、半導体装置の製造方法、およびその実装方法 |
JP2003318546A (ja) * | 2002-02-22 | 2003-11-07 | Fujikura Ltd | 多層配線基板、多層配線基板用基材およびその製造方法 |
JP2004055628A (ja) * | 2002-07-17 | 2004-02-19 | Dainippon Printing Co Ltd | ウエハレベルの半導体装置及びその作製方法 |
JP2006278646A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
JP2008141021A (ja) * | 2006-12-01 | 2008-06-19 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP2008311592A (ja) * | 2007-06-18 | 2008-12-25 | Shinko Electric Ind Co Ltd | 電子装置の製造方法 |
JP2009071045A (ja) * | 2007-09-13 | 2009-04-02 | Nec Corp | 半導体装置及びその製造方法 |
JP2010027832A (ja) * | 2008-07-18 | 2010-02-04 | Tdk Corp | 半導体内蔵モジュール及びその製造方法 |
-
2010
- 2010-06-21 JP JP2010140939A patent/JP5590984B2/ja active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0494186A (ja) * | 1990-08-10 | 1992-03-26 | Furukawa Electric Co Ltd:The | 多層回路基板の製造方法 |
JP2000294519A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置、半導体装置の製造方法、およびその実装方法 |
JP2003318546A (ja) * | 2002-02-22 | 2003-11-07 | Fujikura Ltd | 多層配線基板、多層配線基板用基材およびその製造方法 |
JP2004055628A (ja) * | 2002-07-17 | 2004-02-19 | Dainippon Printing Co Ltd | ウエハレベルの半導体装置及びその作製方法 |
JP2006278646A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2008130880A (ja) * | 2006-11-22 | 2008-06-05 | Casio Comput Co Ltd | 半導体装置の製造方法 |
JP2008141021A (ja) * | 2006-12-01 | 2008-06-19 | Rohm Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP2008311592A (ja) * | 2007-06-18 | 2008-12-25 | Shinko Electric Ind Co Ltd | 電子装置の製造方法 |
JP2009071045A (ja) * | 2007-09-13 | 2009-04-02 | Nec Corp | 半導体装置及びその製造方法 |
JP2010027832A (ja) * | 2008-07-18 | 2010-02-04 | Tdk Corp | 半導体内蔵モジュール及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5590984B2 (ja) | 2014-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9484223B2 (en) | Coreless packaging substrate and method of fabricating the same | |
JP5471268B2 (ja) | 貫通電極基板及びその製造方法 | |
JP5590985B2 (ja) | 半導体装置及びその製造方法 | |
US9681546B2 (en) | Wiring substrate and semiconductor device | |
US10774427B2 (en) | Fabrication method of substrate having electrical interconnection structures | |
KR101131288B1 (ko) | 인쇄회로기판 및 그 제조방법 | |
JPWO2007126090A1 (ja) | 回路基板、電子デバイス装置及び回路基板の製造方法 | |
JP2005322858A (ja) | 半導体装置の製造方法 | |
JP2010147152A (ja) | 配線基板及びその製造方法 | |
JP5547615B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP6418757B2 (ja) | 配線基板及びその製造方法と半導体装置 | |
JP6228785B2 (ja) | 配線基板、半導体装置及び配線基板の製造方法 | |
JP2016018806A (ja) | 配線基板、配線基板の製造方法 | |
JP5272729B2 (ja) | 半導体パッケージおよび半導体パッケージの製造方法 | |
JP4170266B2 (ja) | 配線基板の製造方法 | |
US10129980B2 (en) | Circuit board and electronic component device | |
TWI419630B (zh) | 嵌入式印刷電路板及其製造方法 | |
JP5466096B2 (ja) | 半導体装置及びその製造方法 | |
JP2005026301A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR100994099B1 (ko) | 플립칩 기판 제조 방법 | |
JP2010034430A (ja) | 配線基板及びその製造方法 | |
US7544599B2 (en) | Manufacturing method of solder ball disposing surface structure of package substrate | |
TWI420610B (zh) | 半導體裝置及其製造方法 | |
JP5590984B2 (ja) | 電子装置及びその製造方法 | |
JP5118614B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130402 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131029 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140722 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140729 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5590984 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |