JP5118614B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法、特に、ＣＳＰ（Chip Size Package）と呼ばれる半導体装置の製造方法に関する。
近年において、携帯電話、モバイルコンピュータ、パーソナル携帯情報端末（ＰＤＡ：Personal Digital Assistant）、家庭用ビデオカメラ及びデジタルカメラ等の電子機器及び当該電子機器の周辺部品に対する小型軽量化が飛躍的に進んでいる。このような市場動向に伴い、電子機器に用いられる半導体チップには、小型化、薄肉化、軽量化及び微細配線基板への高密度実装の要求が強くなっている。このような要求に対応するために、チップサイズと同等かあるいはわずかに大きいパッケージサイズの半導体装置、いわゆるＣＳＰ（Chip Size Package）の開発が注目されている。
かかるＣＳＰの利点としては、チップサイズに近い超小型・薄型であること以外にも、プリント基板への実装に従来から知られている表面マウント技術が使用できることがある。また、ＣＳＰの他の利点としては、直接的に半導体チップをプリント基板に実装するベアチップ実装と比較すると、パッケージ構造として半導体チップが実装されるので、高品質の実装を保証することができることもある。
このようなＣＳＰと呼ばれる半導体装置の製造方法は、例えば、集積回路及びかかる集積回路に電気的に接続された接続パッドが形成された半導体ウエハ上に、絶縁膜及び保護膜が形成される。続いて、接続パッド上の絶縁膜及び保護膜が除去され、接続パッドを介して集積回路に電気的に接続された再配線（副配線とも称する）が形成される。その後に、開口を有するレジスト層が形成され、再配線に電気的に接続された柱状の突起電極（以下、ポストバンプと称する）が当該開口内部に形成される。更に、レジスト層が除去され、ポストバンプが樹脂からなる封止層に覆われことでウエハレベルのＣＳＰの製造が完了する。
上述したレジスト層には液体状のものがあるが、レジスト液の塗布が非常に難しい。このため、ポストバンプ形成用の膜厚の厚いレジスト層には、光によって固化する樹脂がポリエチレンとポリエステルのフィルムによって挟まれた構造のドライフィルムが一般的に使用されている。
また、更なる小型化、薄肉化の要求に対応するために、再配線の微細化が必須となってきている。しかしながら、かかる再配線の微細化が進むと、ドライフィルムの貼り付け前の表面状態（すなわち、再配線による凹凸）が無視できなくなり、ドライフィルムを平坦に貼り付けることが困難になってしまう。ドライフィルムが平坦に貼り付けることができないと、ドライフィルムにしわが発生してしまい、ドライフィルムと再配線との間及びドライフィルムと保護膜との間に空隙が形成されてしまう。そして、このような空隙が形成された状態において、ポストバンプを形成するためのメッキ工程が行われると、当該空隙内にメッキが成長してしまい、再配線間で短絡が発生する問題があった。
また、上述したＣＳＰにおいては、再配線が樹脂からなる封止層に覆われているので、再配線中の金属イオンが封止層中に拡散（すなわち、エレクトロマイグレーションが発生）してしまい、再配線間で短絡が発生する問題もあった。
特許文献１には、スピンコート法等によって再配線上に液状樹脂を塗布して被覆膜を形成し、当該被覆層上にドライフィルムを塗布し、ポストバンプを形成する技術が開示されている。また、特許文献２には、ポストバンプ形成後にエレクトロマイグレーション防止膜を形成する技術が開示されている。
特開２００８−８４９１９ 特開２００８−２４４３８３
しかしながら、特許文献１及び２に開示された技術は、上述した２つの問題点のいずれか一方のみに対応したものであるので、上述した２つの問題を同時に解消することは困難であった。
本発明は、以上の如き事情に鑑みてなされたものであり、半導体装置内の配線間の短絡を防止するとともに、歩留まりの向上及び高い信頼性を備える半導体装置を提供することができる半導体装置の製造方法を提供する。
上述した課題を解決するために、複数の配線を備える集積回路部が形成された基板上に、集積回路部に電気的に接続された接続パッドを形成する接続パッド形成工程と、接続パッドの一部を露出する接続パッド露出孔を有する絶縁膜及び保護膜を積層して形成する積層工程と、接続パッド露出孔を充填し、且つ、保護膜の露出面の一部を覆う副配線を形成する副配線形成工程と、副配線及び保護膜を覆う被覆膜を形成する被覆膜形成工程と、被覆膜上にドライフィルムを貼り付けるドライフィルム貼り付け工程と、被覆膜及びドライフィルムを貫通し、副配線の一部を露出させる貫通孔を形成する貫通孔形成工程と、貫通孔を充填する外部接続電極を形成する電極形成工程と、ドライフィルムを除去し、被覆膜及び外部接続電極を覆う封止層を形成する封止層形成工程と、を有し、前記副配線上に形成された前記被覆膜の膜厚が、前記副配線の膜厚よりも薄いことを特徴とする。
本発明の半導体装置の製造方法によれば、半導体基板に形成された集積回路部と接続パッドを介して電気的に接続された副配線上に被覆膜を形成することで、副配線形成に伴う副配線形成面の凹凸が緩和される。これによって、外部接続電極の形成のために使用されるドライフィルムが、しわの発生無く貼り付けられるので、副配線とドライフィルムとの間及び保護膜とドライフィルムとの間に空隙が形成されることが無い。従って、外部接続電極の形成において、副配線同士の短絡を生じさせるメッキ成長を防止することができる。
また、本発明の半導体装置の製造方法によれば、封止層形成時おいても副配線が被覆膜に覆われているので、エレクトロマイグレーションの発生が防止され、封止後における副配線間の短絡を防止することができる。
更に、本発明の半導体装置の製造方法によれば、被覆膜の形成後においては、副配線の大部分が露出されることがないので、副配線に不要な金属屑等のゴミの付着を防止することができる。
以上のような効果があるので、本発明の半導体装置の製造方法によれば、半導体装置内の配線間の短絡を防止するとともに、歩留まりの向上及び高い信頼性を備える半導体装置を提供することができる。
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
先ず、図１を参照しつつ、本発明の実施例である半導体装置の製造方法によって形成された半導体装置の構造について説明する。図１は、本発明の実施例である半導体装置の製造方法によって形成された半導体装置の断面図である。
図１に示されているように、半導体装置１０は、半導体基板であるｐ型シリコン基板１１、接続パッド１２、絶縁膜１３、保護膜１４、再配線（副配線とも称する）１５、被覆膜１６、柱状の外部接続電極１７（以下、ポストバンプ１７と称する）、封止層１８から構成されている。
ｐ型シリコン基板１１には、所望の形状の配線を備える集積回路部１９が形成されている。集積回路部１９は、接続パッド１２に電気的に接続されている。接続パッド１２及び集積回路部１９を覆うように、絶縁膜１３が形成されている。絶縁膜１３は、例えば、シリコン酸化膜である。絶縁膜１３を覆うように保護膜１４が形成されている。保護膜１４は、例えば、ポリイミド系樹脂又はポリベンゾオキサゾール（ＰＢＯ：Poly Benzo Oxysazole）系樹脂等の有機樹脂である。また、絶縁膜１３及び保護膜１４には、接続パッド１２を露出させるための接続パッド露出孔が設けられている。再配線１５は、保護膜１４上に形成され、且つ、接続パッド１２を露出させるための接続パッド露出孔を充填している。
保護膜１４及び再配線１５を覆うように、被覆膜１６が形成されている。被覆膜１６は、例えば、ポリイミド系樹脂又はＰＢＯ系樹脂等の有機樹脂である。被覆膜１６上には、再配線１５を露出させるための再配線露出孔が設けられている。ポストバンプ１７は、被覆膜１５上に形成され、且つ、再配線１５を露出させるための再配線露出孔を充填している。また、再配線１５上には、ポストバンプ１７の側面を覆うように封止層１８が形成されている。封止層１８は、例えば、シリカ等からなるフィラーが混入されたエポキシ樹脂である。
上述した半導体装置１０の構成においては、ポストバンプ１７が半導体装置１０の表面に露出しているので、集積回路部１９と半導体層地１０の外部とを接続パッド１２、再配線１５及びポストバンプ１７を電気的に接続することが可能である。すなわち、集積回路部１９に対して外部から所望の電圧を印加することができる。
なお、ポストバンプ１７の露出面には、半田ボール（図示せず）が設けられていても良い。半田ボールが形成されることにより、実装基板への半導体装置１０の実装が容易に行えることになる。
次に、図２乃至図５を参照しつつ、本実施例である半導体装置の製造方法について説明する。図２乃至図５のそれぞれは、本発明の実施例である半導体装置の製造工程における部分断面図である。
先ず、半導体基板としてウエハ状のｐ型シリコン基板１１が準備される（図２（ａ））。例えば、Ｐ型シリコン基板１１の比抵抗は３Ω・ｃｍである。準備されたｐ型シリコン基板１１に、公知の集積回路形成技術によって所望の形状の配線を備える集積回路部１９が形成される（図２（ｂ））。なお、図２（ｂ）においては、集積回路部１９が１つだけ記載されているが、実際にはシリコン基板１１に複数の集積回路部１９が形成されている。
次に、スパッタ法を用いてｐ型シリコン基板１１上に、Ａｌ又はＣｕからなる金属膜が形成される。続いて、当該金属膜上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、集積回路部１９に電気的に接続された接続パッド１２が形成される（図２（ｃ））。なお、接続パッド１２が形成された後に、当該レジストが除去される。
接続パッド１２が形成された後に、熱酸化法又はＣＶＤ（Chemical Vapor Deposition）法等の公知の成膜技術により、ｐ型シリコン基板１１の接続パッド形成面及び接続パッド１２を覆おう絶縁膜１３が形成される（図２（ｄ））。続いて、絶縁膜１３上にレジストが塗布される。更に、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、絶縁膜１３に接続パッド１２を露出させる第１の接続パッド露出孔２１が形成される（図２（ｅ））。
次に、スピンコート法等により、液状のポリイミド系樹脂又はＰＢＯ系樹脂等からなる保護膜１４が形成される。すなわち、ｐ型シリコン基板１１上に絶縁膜１３及び保護膜１４が積層されることになる。続いて、リソグラフィによって保護膜１４がパターンニングされ、接続パッド１２を露出させる第２の接続パッド露出孔３１が形成される（図３（ａ））。すなわち、第１の接続パッド露出孔２１及び第２の接続パッド露出孔３１により、絶縁膜１３及び保護膜１４が貫通され、且つ、接続パッド１２が露出される。
第２の接続パッド露出孔３１が形成された後に、保護膜１４、第１の接続パッド露出孔２１及び第２の接続パッド露出孔３１の側面並びに露出した接続パッド１２上に金属膜（図示せず）がスパッタ法により形成される。形成された金属膜上にレジストが塗布され、当該レジストがパターンニングされる。当該パターンニングによって形成されたレジストの開口部に、電界メッキ法によってＣｕからなる再配線１５が形成される。その後に、当該金属膜及び当該レジストが除去される（図３（ｂ））。ここで、再配線１５が形成された面には、再配線１５同士の離間による凹部３２と、第１の接続パッド露出孔２１及び第２の接続パッド露出孔３１に起因した再配線１５の表面形状である凹部３３とが形成されている。
なお、再配線１５は以下のような方法によって形成されても良い。例えば、第２の接続パッド露出孔３１が形成された後に、無電界メッキ法又は真空蒸着法等の公知のメッキ技術を利用して、第１の接続パッド露出孔２１及び第２の接続パッド露出孔３１を充填しつつ保護膜１４上にＣｕからなる金属膜が形成される。続いて、当該金属膜上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングされたレジストをマスクとしてドライエッチングが施され、第１の接続パッド露出孔２１及び第２の接続パッド露出孔３１を充填する所望の形状の再配線１５が形成される。また、再配線１５は、スパッタ法によって形成されたＴｉ及びＣｕからなる金属多層膜によって構成されても良い。
再配線１５が形成された後に、保護膜１４及び再配線１５上に、スピンコート法等によって液状のポリイミド系樹脂又はＰＢＯ系樹脂等からなる被覆膜１６が塗布される（図３（ｃ））。ここで、再配線１５上に形成される被覆膜１６の膜厚は、再配線１５の膜厚よりも薄く設定し、被覆膜１６に後述する開口が形成された状態においても、後述するドライフィルの貼り付けに影響が無いようにすることが望ましい。保護膜１４及び再配線１５上に被覆膜１６が形成されることにより、凹部３２及び凹部３３に起因した凹凸が緩和される。すなわち、被覆膜１６は、再配線１５の形成面（すなわち、半導体ウエハの表面）を平坦化する役割がある。
被覆膜１６が塗布された後に、リソグラフィ（すなわち、露光されること）によって被覆膜１６がパターンニングされ、被覆膜１６に再配線露出孔３４が形成される。再配線露出孔３４が形成されることにより、再配線１５の一部が露出されることになる（図３（ｄ））。なお、再配線１５上に形成される被覆膜１６の膜厚が再配線１５の膜厚よりも薄いことから、再配線露出孔３４の深さは凹部３２及び凹部３３の深さよりも浅くなる。なお、再配線露出孔３４が形成された後に、再配線１５が形成された状態の半導体ウエハに約摂氏３００度〜摂氏４００度の加熱処理が施される。かかる加熱処理により、被覆膜１６が固化することになる。
次に、ドライフィルム４１が被覆膜１４上に貼り付けられる（図４（ａ））。ここで、被覆膜１６の表面上は平坦に形成されているので、ドライフィルム４１にしわ等を発生させること無く、被覆膜１６上にドライフィルム４１を貼り付けることができる。また、再配線露出孔３４の深さが再配線１５の膜厚よりも薄く、ドライフィルム４１の貼り付けに影響が無いので、再配線露出孔３４を充填するようにドライフィルム４１が貼り付けられる。すなわち、再配線１５上に被覆膜１６が形成されることによってドライフィルム４１の貼り付け面が平坦化されるので、再配線１５間及び再配線１５上に不要な空隙が形成されることが無く、ドライフィルム４１の正確な貼り付けが可能になる。
次に、リソグラフィによってドライフィルム４１がパターンニングされ、ドライフィルム４１に連通孔４２が形成される（図４（ｂ））。連通孔４２は、再配線露出孔３４と連通するように形成される。例えば、連通孔４２は、被覆膜１６に形成された再配線露出孔３４よりもその開口面積が大きくなるように形成される。連通孔４２が形成されることにより、再配線１５の一部が露出されることになる。すなわち、再配線露出孔３４及び連通孔４２が形成されることで、再配線１５の一部を露出することになる貫通孔が形成されることになる。
なお、上述した製造工程においては、再配線露出孔３４と連通孔４２とを別々に形成したが、被覆膜１６の形成時には再配線露出孔３４を形成せず、ドライフィルム４１の貼り付け後に被覆膜１６及びドライフィルム４１を貫通する貫通孔を形成しても良い。かかる場合においても、リソグラフィによって貫通孔が形成されることになる。
再配線１５の一部が露出した後に、再配線１５をメッキ電流路とした銅の電界メッキにより、再配線露出孔３４及び連通孔４２を充填するポストバンプ１７が形成される（図４（ｃ））。ここで、上述したドライフィルム４１の貼り付け工程において、再配線１５間及び再配線１５上に不要な空隙が形成されることが無いので、再配線１５間及び再配線１５上に不要なメッキが成長することは無い。従って、本工程における再配線間の短絡を防止することができる。なお、ポストバンプ１７は、銅以外の金属の電界メッキによって形成されても良い。続いて、ドライフィルム４１が除去され、被覆膜１６が露出される（図４（ｄ））。
ドライフィルム４１が除去された後に、スクリーン印刷法又はスピンコート法等により、シリカ等からなるフィラーが混入されたエポキシ系樹脂からなる封止層１８が形成される（図５（ａ））。形成される封止層１８により、被覆膜１６の露出面及びポストバンプ１７の側面が覆われることになる。ここで、再配線１５は被覆膜１６によって覆われているので、再配線１５が封止層１８に接していない構造となる。これによって、従来のような再配線１５が封止層１８に覆われることで発生したエレクトロマイグレーションの発生が抑制され、再配線中の金属イオンの封止層１８中への拡散及びこれに伴う再配線間で短絡の発生が防止される。すなわち、被覆膜１６は、再配線１５におけるエレクトロマイグレーションの防止膜としても機能することになる。
次に、ポストバンプ１７及び封止層１８一部が、ダイヤモンドスラリーを用いた機械研磨法、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）又はこれらを組み合わせた研磨等の周知の研磨技術方法により除去される。かかる除去により、封止層１８が形成され半導体ウエハの表面全体（すなわち、ポストバンプ１７の露出面）が平坦化されることになる（図５（ｂ））。
上記工程を経て形成された半導体ウエハをチップに個片化するためには、タイヤモンドスクライブツールが装着された専用のスクライブ装置が使用される。当該半導体ウエハがスクライブ装置に装着され、スクライブラインに沿って罫書かれていくことにより、当該半導体ウエハがチップ単位に個片化される（図５（ｃ））。具体的には、図５（ｂ）の線５ｃ−５ｃ（一点鎖線で示す）がスクライブラインに対応することになる。なお、パルスレーザを用いたダイシングにより、当該半導体ウエハがチップ化されても良い。
以上の各工程を経て、ＣＳＰ（Chip Size Package）と呼ばれる、チップサイズと同等かあるいはわずかに大きいパッケージサイズの半導体装置１０が完成する。
以上のように、本発明の半導体装置の製造方法によれば、ｐ型シリコン基板１１に形成された集積回路部１９と接続パッド１２を介して電気的に接続された再配線１５上に被覆膜１６を形成することで、再配線１５の形成に伴う半導体ウエハ表面（再配線形成面）の凹凸が緩和される。これによって、ポストバンプ１７の形成のために使用されるドライフィルム４１が、しわの発生が無く貼り付けられるので、再配線１５とドライフィルム４１との間及び保護膜１４とドライフィルム４１との間に空隙が形成されることが無い。従って、ポストバンプ１７の形成において、再配線１５同士の短絡を生じさせるメッキ成長を防止することができる。
また、本発明の半導体装置の製造方法によれば、封止層１８の形成時おいても再配線１５が被覆膜１６に覆われているので、エレクトロマイグレーションの発生が防止され、封止後における再配線１５間の短絡を防止することができる。
更に、本発明の半導体装置の製造方法によれば、被覆膜１６の形成後においては、再配線１５の大部分が露出されることがないので、再配線１５に不要な金属屑等のゴミの付着を防止することができる。
以上のような効果があるので、本発明の半導体装置の製造方法によれば、半導体装置内の配線間の短絡を防止するとともに、歩留まりの向上及び高い信頼性を備える半導体装置を提供することができる。
本発明の実施例としての半導体装置の製造方法によって製造される半導体装置の断面図である。 本発明の実施例としての半導体装置の各製造工程における部分断面図である。 本発明の実施例としての半導体装置の各製造工程における部分断面図である。 本発明の実施例としての半導体装置の各製造工程における部分断面図である。 本発明の実施例としての半導体装置の各製造工程における部分断面図である。
符号の説明
１０ 半導体装置
１１ ｐ型シリコン基板
１２ 接続パッド
１３ 絶縁膜
１４ 保護膜
１５ 再配線
１６ 被覆膜
１７ ポストバンプ（柱状の外部接続電極）
１８ 封止層
１９ 集積回路部
４１ ドライフィルム

Claims (7)

  1. 複数の配線を備える集積回路部が形成された基板上に、前記集積回路部に電気的に接続された接続パッドを形成する接続パッド形成工程と、
    前記接続パッドの一部を露出する接続パッド露出孔を有する絶縁膜及び保護膜を積層して形成する積層工程と、
    前記接続パッド露出孔を充填し、且つ、前記保護膜の露出面の一部を覆う副配線を形成する副配線形成工程と、
    前記副配線及び前記保護膜を覆う被覆膜を形成する被覆膜形成工程と、
    前記被覆膜上にドライフィルムを貼り付けるドライフィルム貼り付け工程と、
    前記被覆膜及び前記ドライフィルムを貫通し、前記副配線の一部を露出させる貫通孔を形成する貫通孔形成工程と、
    前記貫通孔を充填する外部接続電極を形成する電極形成工程と、
    前記ドライフィルムを除去し、前記被覆膜及び前記外部接続電極を覆う封止層を形成する封止層形成工程と、を有し、
    前記副配線上に形成された前記被覆膜の膜厚が、前記副配線の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
  2. 前記被覆膜形成工程は、液状樹脂を塗布して前記被覆膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記被覆膜形成工程は、前記液状樹脂をスピンコート法によって塗布することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記被覆膜は、ポリイミド系樹脂又はポリベンゾオキサゾール（ＰＢＯ：Poly Benzo Oxysazole）系樹脂等の有機樹脂からなることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記被覆膜形成工程は、前記副配線の一部を露出する副配線露出孔を形成する副配線露出孔形成工程を含むことを特徴とする請求項１乃至４のいずれか１に記載の半導体装置の製造方法。
  6. 前記貫通孔形成工程は、前記副配線露出孔に連通する連通孔を前記ドライフィルムに形成することによって前記貫通孔を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記被覆膜形成工程は、前記被覆膜を露光することで前記副配線露出孔を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
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