JP4413240B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4413240B2
JP4413240B2 JP2007054398A JP2007054398A JP4413240B2 JP 4413240 B2 JP4413240 B2 JP 4413240B2 JP 2007054398 A JP2007054398 A JP 2007054398A JP 2007054398 A JP2007054398 A JP 2007054398A JP 4413240 B2 JP4413240 B2 JP 4413240B2
Authority
JP
Japan
Prior art keywords
rewiring
electrode
resist mask
metal layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007054398A
Other languages
English (en)
Other versions
JP2008218731A (ja
Inventor
潔敬 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Semiconductor Co Ltd filed Critical Oki Semiconductor Co Ltd
Priority to JP2007054398A priority Critical patent/JP4413240B2/ja
Priority to US12/073,195 priority patent/US7781338B2/en
Publication of JP2008218731A publication Critical patent/JP2008218731A/ja
Application granted granted Critical
Publication of JP4413240B2 publication Critical patent/JP4413240B2/ja
Priority to US12/805,169 priority patent/US20100283150A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体ウェハを個片に分割して形成されるウェハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）に代表される小型の半導体装置の製造方法に関する。
近年、半導体素子を複数集積した内部回路を有する半導体装置に対する小型化や薄型化の要求が高まってきており、特に薄型化を要求される半導体装置においては、半導体装置の内部回路に電気的に接続する球状のバンプ電極を格子状に配置したＣＳＰ型の半導体装置が主流となっている。
このようなＣＳＰ型の従来の半導体装置の製造方法においては、半導体ウェハの半導体基板のおもて面に内部回路を形成し、このおもて面上に形成された絶縁層上に内部回路に電気的に接続する電極パッドを設け、電極パッドおよび絶縁層上を表面保護膜で覆った後に、電極パッド上の表面保護膜をエッチングにより除去し、表面保護膜上にポリイミドからなる絶縁膜を形成し、絶縁膜をエッチングして電極パッドに達するスルーホールを形成する。
そして、電極パッドおよび絶縁膜上にスパッタ法により下地金属層を形成し、フォトリソグラフィにより形成したレジストマスクをマスクとして、電気メッキ法により下地金属層上に電極パッド上からポスト電極を形成する電極形成領域上に延在する銅（Ｃｕ）等からなる５μｍ程度の厚さの再配線を形成し、再配線上の電極形成領域を露出させた膜厚の厚いレジストマスクを用いて電気メッキ法により銅等で１００μｍ程度のポスト電極を形成し、再配線下を除く下地金属層をウェットエッチングにより除去した後に、半導体ウェハを封止金型に挿入して半導体基板のおもて面側の全面にエポキシ樹脂等の封止樹脂を注入して封止層を形成し、そのおもて面にポスト電極のポスト端面を露出させ、このポスト端面に半球状のバンプ電極を形成した半導体ウェハを個片に分割して半導体装置を製造している（例えば、特許文献１参照。）。
この特許文献１におけるポスト電極を形成するための膜厚が厚いレジストマスクは、液状のレジストの場合は３０μｍ程度の膜厚が最大の厚さであるので、複数回のレジストマスクの形成工程を要するために、感光性を有するドライフィルムを貼付し、これをフォトリソグラフィにより露光、現像して再配線上の電極形成領域を露出させることが一般に行われている。
また、貼付したドライフィルムを除去するために強力な溶剤を用いると、環境への影響が生ずるため、環境に配慮した除去溶剤を用いると、電極ポストの付根付近や再配線間にドライフィルムのフィルム残渣が発生し、下地金属層のエッチング工程において下地金属層のエッチング不良に起因する短絡が生じ、半導体装置の信頼性が低下する場合がある。
このような、フィルム残渣を除去するために、従来の半導体装置の製造方法においては、上記と同様にして再配線を形成した後に、再配線を含む下地金属層に上にドライフィルムを貼付し、フォトリソグラフィにより再配線上の電極形成領域を露出させ、電気メッキ法により銅等でポスト電極を形成し、レジスト剥離液によりドライフィルムを剥離した後に、１２０℃以上の水蒸気を半導体ウェハ上に吹き付けて、ポスト電極の付根部外周面やその周囲の接続パッド部上に残留するフィルム残渣を除去している（例えば、特許文献２参照。）。
特開２００３−６０１２０号公報（主に第６頁段落００４７−第７頁段落００６６、第７図−第１０図） 特開２００４−２８１６１４号公報（主に第３頁段落００１０−００１７、第４図）
近年の半導体装置の小型化に伴って、ＣＳＰ型の半導体装置においても小型化が促進され、格子状に配置されたバンプ電極と、内部回路の所定の部位に電気的に接続する電極パッドとの間をシフトさせて接続するための再配線が微細化し、隣り合う再配線の間隔を狭くする配線間隔の狭小化が行われている。
しかしながら、上述した特許文献２の技術においては、１２０℃以上の水蒸気を半導体ウェハ上に吹き付けてフィルム残渣を除去しているため、高温の水蒸気を噴射するための新たな洗浄設備を導入する必要があり、そのための設備費用や製造ラインの変更等の多大な負担が発生するという問題がある。
また、１２０℃以上の水蒸気を半導体ウェハ上に吹き付けて、ポスト電極の付根部外周面やその周囲の接続パッド部上に残留するフィルム残渣を除去しているため、再配線の間の配線間隔が狭い場合、例えば３０μｍ以下の場合に、その再配線間に機械的に挟まったフィルム残渣の除去が困難になる場合があり、フィルム残渣による下地金属層のエッチング不良により残留した下地金属層による短絡が生じ、半導体装置の信頼性が低下する虞があるという問題がある。
このことは、配線間隔が狭小化された再配線を有する半導体装置の場合に、特に顕著である。
本発明は、上記の問題点を解決するためになされたもので、再配線間の下地金属層の残留による短絡を防止して、半導体装置の信頼性の向上を図る手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体基板と、該半導体基板に形成された内部回路に電気的に接続する電極パッドと、該電極パッドに達するスルーホールが形成された絶縁膜と、前記スルーホールの内面および前記絶縁膜上に形成された下地金属層と、前記電極パッドに前記下地金属層を介して電気的に接続し、該下地金属層上に延在する再配線と、該再配線上に形成されたポスト電極とを備えた半導体装置の製造方法において、半導体基板に、前記電極パッドと、前記スルーホールが形成された絶縁膜と、前記下地金属層とが形成された半導体ウェハを準備する工程と、前記下地金属層上に、前記再配線の形成領域を露出させた第１のレジストマスクを形成する工程と、該第１のレジストマスクをマスクとして、前記電極パッドに接続し、前記ポスト電極の電極形成領域に延在する再配線を形成する工程と、前記第１のレジストマスクを溶解液により除去し、前記再配線の前記電極形成領域を除く領域を露出させると共に、前記再配線の側面から隔置された第２のレジストマスクを形成する工程と、該第２のレジストマスクをマスクとして、前記露出している前記再配線の上面および側面に、再配線保護金属膜を形成する工程と、前記第２のレジストマスクを溶解液により除去し、該半導体ウェハ上にドライフィルムを貼付し、前記再配線上の前記電極形成領域を露出させる工程と、前記ドライフィルムをマスクとして、前記電極形成領域にポスト電極を形成する工程と、前記ドライフィルムを、除去溶剤により除去する工程と、該ドライフィルムの除去後に、前記再配線保護金属膜を除去する工程と、を備えることを特徴とする。
これにより、本発明は、再配線保護金属膜を除去して、再配線間に挟まったフィルム残渣を確実に除去することができ、再配線間に残留した下地金属層による短絡を防止して、半導体装置の信頼性の向上を図ることができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置の製造方法および半導体装置の実施例について説明する。
図１、図２は実施例１の半導体装置の製造方法を示す説明図である。
なお、図１、図２に示す各図は、半導体ウェハに形成される電極パッドとこれに電気的に接続するポスト電極が形成された再配線およびこれに隣り合う再配線の近傍を示す部分断面図である（他の図において同じ。）。
図１、図２において、１は半導体ウェハであり、ＣＳＰ型の半導体装置２を複数同時に製造するための半導体ウェハである。
３は半導体ウェハ１のシリコン（Ｓｉ）からなる半導体基板であり、そのおもて面には図示しない複数の半導体素子を有する内部回路が形成されている。
４は絶縁層であり、半導体基板３のおもて面上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により２酸化珪素（ＳｉＯ２）等の絶縁材料を堆積して形成されており、半導体基板３の内部回路の所定の部位に開口する図示しないコンタクトホールが形成されている。
５は電極パッドであり、絶縁層４上にスパッタ法等によりアルミニウム（Ａｌ）またはシリコンを含有したアルミニウム等の導電材料で形成された導電層を所定の形状にエッチングして形成された電極であって、絶縁層４のコンタクトホールに埋め込まれた導電体を介して内部回路の所定の部位と電気的に接続している。
６は表面保護膜であり、ＣＶＤ法等により窒化珪素（Ｓｉ３Ｎ４）等の絶縁材料を堆積して形成された絶縁層４上および電極パッド５の縁部を覆う保護膜である。
７は絶縁膜であり、表面保護膜６上にポジ型またはネガ型の感光性および絶縁性を有するポリイミド等の絶縁樹脂材料を塗布し、これを露光、現像処理してスルーホール８等を形成した後に、熱処理により固化させて形成された５〜１０μｍ程度の膜厚の膜である。
スルーホール８は、底部に電極パッド５を露出させた、絶縁膜７を貫通して電極パッド５上に達する開口である。
９は下地金属層（第１の下地金属層）であり、半導体ウェハ１の半導体基板３のおもて面側の全面にスパッタ法等によりチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）等の導電材料を複数積層して形成された金属薄膜層であって、絶縁膜７上およびスルーホール８の内面とその底部の電極パッド５上等を覆っている。
１０は再配線であり、フォトリソグラフィ等により下地金属層９の電極パッド５上からその電極パッド５に接続するポスト電極１１を形成する領域（電極形成領域１２という。）到る再配線１０や電極パッド５間を接続する再配線１０等の形成領域を除く領域をマスキングし、露出している下地金属層９上に電気メッキ法により下地金属層９を一方の共通電極として、銅等の導電材料を電着させて形成された下地金属層９を介して絶縁膜７上に延在する配線パターンであって、スルーホール８に埋込まれた導電材料により下地金属層９を介して電極パッド５と電気的に接続しており、電極パッド５とポスト電極１１との間や電極パッド５間等を電気的に接続する機能を有している。
ポスト電極１１は、後述するドライフィルム１９により再配線１０上の電極形成領域１２を除く領域をマスキングし、露出している再配線１０上に下地金属層９を一方の共通電極として、電気メッキ法により再配線１０と同様の材料を電着させて形成された円柱状の電極である。
１４は封止層であり、半導体ウェハ１の半導体基板３のおもて面側に塗布または注入された熱硬化性および絶縁性を有するエポキシ樹脂等の封止樹脂を加熱硬化させて形成され、半導体ウェハ１の半導体基板３のおもて面側に形成された絶縁膜７上、下地金属層９、再配線１０上およびポスト電極１１の側面を覆い、おもて面にポスト電極１１のポスト端面を露出させて形成されている。
１５はバンプ電極であり、半田ボール法やスクリーン印刷法等によりポスト電極１１のポスト端面上に半田等で形成された半球状の電極であって、図示しない実装基板の配線端子と接合され、半導体装置２の外部端子として機能する。これにより半導体基板３に形成された内部回路は、電極パッド５、下地金属層９、再配線１０、ポスト電極１１およびバンプ電極１５を介して外部装置と接続される。
１６は第１のレジストマスク、１７は第２のレジストマスクであり、それぞれフォトリソグラフィにより半導体ウェハ１の半導体基板３のおもて面側に塗布された感光性を有するノボラック系の液状のレジストを露光し、その後に現像処理して形成されたマスク部材であって、アセトンやアルコール等の溶解液により比較的容易に溶解して除去される。
本実施例では、区別のために、第１のレジストマスクには網掛けを付し、第２のレジストマスクにはハッチングを付して示す（図１参照）。
１８は再配線保護金属膜であり、再配線１０上の電極形成領域１２を除く上面および側面に、ポスト電極１１および再配線１０、下地金属層９とは選択的に除去できる金属により形成された金属膜であって、下地金属層９を一方の共通電極として電気メッキ法により形成され、ウェットエッチングにより溶解して除去される。
本実施例では再配線保護金属膜１８を形成する金属として錫（Ｓｎ）が用いられ、エッチング液として水酸化カリウム（ＫＯＨ）が用いられる。
ドライフィルム１９は、半導体ウェハ１のおもて面に形成された再配線１０および再配線１０間の下地金属層９上に貼付された感光性を有するアクリル系のフィルムからなる図２にハッチングを付して示したマスク部材であって、フォトリソグラフィにより開口等が形成され、環境に配慮した除去溶剤により除去される。
本実施例では、環境に配慮した除去溶剤として、
（１）ジエチレングリコールモノブチルエーテル：６５ｗｔ％、モノエタノールアミン：３５ｗｔ％の混合液
（２）ジメチルスホキシド：７７ｗｔ％、多価アルコール：１１ｗｔ％、Ｎ−メチル−２−ピロリドン：１０ｗｔ％、有機アルカリ：２ｗｔ％の混合液
（３）ジエチレンジアミン：３０ｗｔ％、安定剤：１０ｗｔ％、水６０ｗｔ％の混合液
（４）有機アルカリ：６４ｗｔ％、アミン：３０ｗｔ％、剥離促進剤：６ｗｔ％の混合液
等の中から選択された一つの除去溶剤が用いられる。
以下に、図１、図２にＰで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
Ｐ１（図１）、半導体ウェハ１の半導体基板３のおもて面に、図示しない複数の半導体素子を有する内部回路を形成し、内部回路の所定の部位に開口する図示しないコンタクトホールを設けた絶縁層４を形成した後に、絶縁層４上にスパッタ法によりアルミニウムからなる導電層を形成し、これを所定の形状にエッチングして内部回路の所定の部位と電気的に接続する電極パッド５を形成する。
電極パッド５の形成後に、電極パッド５上と絶縁層４上とにＣＶＤ法により窒化珪素からなる表面保護膜６を形成し、表面保護膜６の電極パッド５上をエッチングして電極パッド５を露出させ、表面保護膜６上および露出させた電極パッド５上に感光性を有するポリイミドからなる絶縁樹脂材料を塗布し、フォトリソグラフィにより絶縁膜７を貫通して電極パッド５に達するスルーホール８を形成し、熱処理により固化させて絶縁膜７を形成する。
Ｐ２（図１）、半導体ウェハ１の半導体基板３のおもて面側に、スパッタ法により絶縁膜７上および底部の電極パッド５上を含むスルーホール８の内面を覆う複数層からなる下地金属層９を形成する。
Ｐ３（図１）、フォトリソグラフィにより下地金属層９上に、電極パッド５上から電極形成領域１２上に到る再配線１０および電極パッド５間を接続する再配線１０の形成領域を露出させた第１のレジストマスク１６を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、電極パッド５上から電極形成領域１２上に到る再配線１０および電極パッド５間を接続する再配線１０を形成する。
Ｐ４（図１）、溶解液を用いて工程Ｐ３で形成した第１のレジストマスク１６を除去し、再度、フォトリソグラフィにより再配線１０上の電極形成領域１２を除く領域を露出させると共に、再配線１０の側面から隔置された第２のレジストマスク１７を形成する。
これにより、再配線１０の周囲に溝底を下地金属層９としたスリット状の溝が形成される。
そして、第２のレジストマスク１７をマスクとして、電気メッキ法により、露出している再配線１０の上面および側面に、下地金属層９を一方の共通電極として錫を電着させて再配線保護金属膜１８を形成する。
Ｐ５（図１）、再配線保護金属膜１８の形成後に、溶解液を用いて工程Ｐ４で形成したの第２のレジストマスク１７を除去する。
これにより、電極形成領域１２を除く再配線１０の上面および側面が、再配線保護金属膜１８で覆われる。
Ｐ６（図２）、半導体ウェハ１上に、つまり半導体ウェハ１のおもて面側に形成された再配線１０の再配線保護金属膜１８上、再配線１０間の再配線保護金属膜１８に挟まれた下地金属層９上に、感光性を有するドライフィルム１９を貼付し、フォトリソグラフィにより再配線１０上の電極形成領域１２を露出させ、これをマスクとして、電気メッキ法により、露出している再配線１０上に下地金属層９を一方の共通電極として、銅を電着させてポスト電極１１を形成する。
Ｐ７（図２）、除去溶剤を用いてドライフィルム１９を除去し、その後に水酸化カリウムによるウェットエッチングにより、再配線保護金属膜１８を選択的に溶解させて除去し、その後に洗浄してフィルム残渣を除去する。
この再配線保護金属膜１８の除去ときに、再配線１０間に機械的に挟まったフィルム残渣が残留していたとしても、そのフィルム残渣は再配線１０の側面に形成された再配線保護金属膜１８に挟まれているので、再配線保護金属膜１８の溶解によりフィルム残渣の機械的な束縛が解除され、再配線１０間に挟まったフィルム残渣が除去されると共に、他のポスト電極１１の外周面の付根付近等の部位に付着したフィルム残渣も洗浄により除去される。
Ｐ８（図２）、フィルム残渣の除去後に、ウェットエッチングにより半導体ウェハ１の半導体基板３のおもて面側の全面をエッチングし、再配線１０下を除く領域の下地金属層９を除去し、半導体ウェハ１の半導体基板３のおもて面側の全面を覆うように、つまり絶縁膜７上、再配線１０およびポスト電極１１等を覆うように熱硬化性のエポキシ樹脂からなる封止樹脂を塗布または注入し、これを加熱硬化させて封止層１４を形成し、封止層１４のおもて面側を研削し、ポスト電極１１のポスト端面を封止層１４のおもて面に露出させる。
そして、封止層１４のおもて面に露出しているポスト端面にフラックスを塗布し、半田ボール法によりポスト端面上に半球形状に突出するバンプ電極１５を形成する。
以上の工程により、個片に分割される前の複数の半導体装置２が形成された半導体ウェハ１が形成され、この半導体ウェハ１を個片に分割することにより本実施例の半導体装置２が製造される。
このように、本実施例の半導体装置２の製造方法においては、ドライフィルム１９の除去後に、再配線１０の周囲に形成された再配線保護金属膜１８を溶解させてフィルム残渣を除去するので、環境に配慮した除去溶剤によりドライフィルム１９の除去を行ったとしても、再配線１０間に挟まったフィルム残渣を確実に除去することができ、これに伴う下地金属層９のエッチング不良により残留した再配線２０間の下地金属層９による短絡を防止して、半導体装置２の製造における歩留りを向上させることができると共に半導体装置の信頼性の向上を図ることができる他、半導体装置２の製造における環境保全に貢献することができる。
このことは、再配線１０間の狭小化が行われている小型のＣＳＰ型の半導体装置２において、特に有効である。
以上説明したように、本実施例では、絶縁膜上に下地金属層を介して延在する再配線の周囲に再配線保護金属膜を形成し、電極ポストを形成した後のドライフィルムの除去後に、再配線保護金属膜を選択的にエッチングして除去するようにしたことによって、再配線保護金属膜を選択的に溶解させて、再配線間に挟まったフィルム残渣を確実に除去することができ、再配線間に残留した下地金属層による短絡を防止して、半導体装置の信頼性の向上を図ることができる。
図３、図４は実施例２の半導体装置の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図３、図４にＰＡで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の工程ＰＡ１（図３）〜ＰＡ３（図３）の作動は、上記実施例１の工程Ｐ１（図１）〜Ｐ３（図１）の作動と同様であるので、その説明を省略する。
ＰＡ４（図３）、溶解液を用いて工程ＰＡ３で形成した第１のレジストマスク１６を除去し、再度、フォトリソグラフィにより、配線間隔の狭い（本実施例では、３０μｍ以下）再配線１０間の下地金属層９上および再配線１０上を覆い（図３の例では、図において右側の領域）、再配線１０上のポスト電極１１の電極形成領域１２を露出させると共にその周囲の電極ポスト１１の付根領域を覆う第２のレジストマスク１７を形成する。
これにより、配線間隔の狭い再配線１０間に第２のレジストマスク１７が埋込まれる。
ＰＡ５（図４）、第２のレジストマスク１７を含む半導体ウェハ１上に、つまり半導体ウェハ１のおもて面側に形成された第２のレジストマスク１７に覆われていない再配線１０上および下地金属層９上、並びに第２のレジストマスク１７上に、感光性を有するドライフィルム１９を貼付し、実施例１の工程Ｐ６と同様にして、露出している再配線１０上に銅を電着させてポスト電極１１を形成する。
ＰＡ６（図４）、除去溶剤を用いてドライフィルム１９を除去し、その後に溶解液を用いて第２のレジストマスク１７を溶解させて除去し、その後に洗浄してフィルム残渣を除去する。
このとき、配線間隔の狭い再配線１０間には、第２のレジストマスク１７が埋込まれているので、再配線１０間にフィルム残渣が機械的に挟まることはなく、フィルム残渣が第２のレジストマスク１７上やポスト電極１１の外周面の付根付近の第２のレジストマスク上に残留していたとしても、そのフィルム残渣は第２のレジストマスク１７の溶解により除去されると共に、他の部位に付着したフィルム残渣も洗浄により除去される。
その後の工程ＰＡ７（図４）の作動は、上記実施例１の工程Ｐ８（図２）の作動と同様であるので、その説明を省略する。
このように、本実施例の半導体装置２の製造方法においては、ドライフィルム１９を貼付する前に、配線間隔の狭い再配線１０間に容易に溶解することが可能な第２のレジストマスク１７を埋込み、ドライフィルム１９の除去後に、再配線１０間に埋込まれた第２のレジストマスク１７を溶解させてフィルム残渣を除去するので、環境に配慮した除去溶剤によりドライフィルム１９の除去を行ったとしても、フィルム残渣が再配線１０間に挟まることはなく、これに伴う下地金属層９のエッチング不良により残留した再配線１０間の下地金属層９による短絡を防止して、半導体装置２の製造における歩留りを向上させることができると共に半導体装置２の信頼性の向上を図ることができる他、半導体装置２の製造における環境保全に貢献することができる。
このことは、再配線１０間の狭小化が行われている小型のＣＳＰ型の半導体装置２において、特に有効である。
以上説明したように、本実施例では、絶縁膜上に下地金属層を介して延在する再配線の配線間隔の狭い再配線の間に、ドライフィルムを貼付する前に第２のレジストマスクを形成しておき、電極ポストを形成した後のドライフィルムの除去後に、第２のレジストマスクを溶解液により除去するようにしたことによって、再配線間にフィルム残渣が挟まることはなく、再配線間の第２のレジストマスクを溶解させて容易に除去することができ、再配線間に残留した下地金属層による短絡を防止して、半導体装置の信頼性の向上を図ることができる。
また、再配線保護金属膜の形成工程を省略して、半導体装置の製造方法の簡略化を図ることができる。
図５、図６は実施例３の半導体装置の製造方法を示す説明図である。
なお、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図５、図６にＰＢで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の工程ＰＢ１（図５）〜ＰＢ３（図５）の作動は、上記実施例１の工程Ｐ１（図１）〜Ｐ３（図１）の作動と同様であるのでその説明を省略する。
ＰＢ４（図５）、工程ＰＢ３で形成した第１のレジストマスク１６を除去せずに、再度、フォトリソグラフィにより、再配線１０上の電極形成領域１２を露出させた第２のレジストマスク１７を形成する。
これにより、再配線１０間に第１のレジストマスク１６が埋込まれると共に、半導体ウェハ１のおもて側の電極形成領域１２を除く全面に第２のレジストマスク１７が形成される。
ＰＢ５（図６）、第２のレジストマスク１７上に、感光性を有するドライフィルム１９を貼付し、実施例１の工程Ｐ６と同様にして、露出している再配線１０上に銅を電着させてポスト電極１１を形成する。
ＰＢ６（図６）、除去溶剤を用いてドライフィルム１９を除去し、その後に溶解液を用いて、第１および第２のレジストマスク１６、１７を溶解させて除去し、その後に洗浄してフィルム残渣を除去する。
このとき、再配線１０間には、第１のレジストマスク１６が埋込まれ、再配線１０上および電極ポスト１１の付根付近は第２のレジストマスク１７で覆われているので、再配線１０間にフィルム残渣が機械的に挟まることはなく、フィルム残渣が第２のレジストマスク１７上に残留していたとしても、そのフィルム残渣は第１および第２のレジストマスク１６、１７の溶解により除去され、再配線１０間の下地金属層９上やポスト電極１１の外周面の付根付近等の部位にフィルム残渣が残留することはなく、他の部位に付着したフィルム残渣も洗浄により除去される。
その後の工程ＰＢ７（図６）の作動は、上記実施例１の工程Ｐ８（図２）の作動と同様であるので、その説明を省略する。
このように、本実施例の半導体装置２の製造方法においては、ドライフィルム１９を貼付する前に、容易に溶解することが可能な第１のレジストマスク１６を再配線１９の間に埋込んだ半導体ウェハ１上の電極形成領域１２を除く全面を、容易に溶解することが可能な第２のレジストマスク１７で覆い、その上にドライフィルム１９を貼付してポスト電極１１を形成し、ドライフィルムの除去後に、再配線１０間に埋込まれた第１のレジストマスク１６およびその上の第２のレジストマスクを溶解させてフィルム残渣を除去するので、環境に配慮した除去溶剤によりドライフィルムの除去を行ったとしても、フィルム残渣が再配線１０間に挟まることはなく、これに伴う下地金属層９のエッチング不良により残留した再配線１０間の下地金属層９による短絡を防止して、半導体装置２の製造における歩留りを向上させることができると共に半導体装置２の信頼性の向上を図ることができる他、半導体装置の製造における環境保全に貢献することができる。
このことは、再配線１０間の狭小化が行われている小型のＣＳＰ型の半導体装置２において、特に有効である。
また、第１のレジストマスク１６を含む半導体ウェハ１上の全面を第２のレジストマスク１７で覆うので、ドライフィルム１９を貼付するときの半導体ウェハ１の面を平坦化することができ、ドライフィルム１９の半導体ウェハ１への密着性を向上させて、半導体装置２の製造における歩留りを更に向上させることができる。
以上説明したように、本実施例では、絶縁膜上に下地金属層を介して延在する再配線の形成後に、再配線を形成するための第１のレジストマスクをそのままにして、ドライフィルムを貼付する前に半導体ウェハに全面を第２のレジストマスクで覆っておき、電極ポストを形成した後のドライフィルムの除去後に、第１および第２のレジストマスクを溶解液により除去するようにしたことによって、第１および第２のレジストマスクを溶解させて上記実施例２と同様の効果を得ることができると共に、第１のレジストマスクの第２のレジストマスクの形成前の除去工程を省略して、半導体装置の製造方法の簡略化を図ることができる。
なお、本実施例においては、ドライフィルムの除去後に、第１および第２のレジストマスクを除去するとして説明したが、ドライフィルムの除去せずに、第１および第２のレジストマスクを溶解液により溶解し、ドライフィルムを半導体ウェハから浮かせて剥離するようにしてもよい。このようにすれば、ドライフィルムの除去溶剤による除去を省略して環境保全への更なる貢献を図ることができると共に、半導体装置の製造方法の更なる簡略化を図ることができる。
図７、図８は実施例４の半導体装置の製造方法を示す説明図である。
なお、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
図７、図８において、２１は再配線保護絶縁膜であり、絶縁膜７上にポジ型またはネガ型の感光性および絶縁性を有するポリイミド等の絶縁樹脂材料を塗布し、これを露光、現像処理して電極形成領域１２の開口部２２を形成した後に、熱処理により固化させて形成された図７、図８に破線のハッチングを付して示す５〜１０μｍ程度の膜厚の膜である。
２３は第２の下地金属層であり、半導体ウェハ１の半導体基板３のおもて面側の再配線保護絶縁膜２１上の全面に、上記実施例１の下地金属層９（本実施例では、第１の下地金属層９という。）と同様にして形成された金属薄膜層であって、再配線保護絶縁膜２１上および電極形成領域１２の開口部２２の内面とその底部の再配線１０上等を覆っている。
このため、本実施例のポスト電極１１は、露出している再配線１０上に第２の下地金属層２３を一方の共通電極として電気メッキ法により形成され、封止層１４は、半導体ウェハ１の半導体基板３のおもて面側に形成された再配線保護絶縁膜２１上およびポスト電極１１の側面を覆って形成される。
以下に、図７、図８にＰＣで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の工程ＰＣ１（図７）〜ＰＣ３（図７）の作動は、上記実施例１の工程Ｐ１（図１）〜Ｐ３（図１）の作動と同様であるのでその説明を省略する。
ＰＣ４（図７）、溶解液を用いて工程ＰＣ３で形成した第１のレジストマスク１６を除去し、実施例１の工程Ｐ８と同様にして、露出した第１の下地金属層９を再配線１０下の領域を除いて除去し、露出した絶縁膜７上および再配線１０上に感光性を有するポリイミドからなる絶縁樹脂材料を塗布し、フォトリソグラフィにより再配線保護絶縁膜２１を貫通して再配線１０上の電極形成領域１２に達する開口部２２を形成し、熱処理により固化させて再配線保護絶縁膜２１を形成する。
これにより、再配線１０間に再配線保護絶縁膜２１が埋込まれると共に、半導体ウェハ１のおもて側の電極形成領域１２を除く全面に再配線保護絶縁膜２１が形成される。
ＰＣ５（図７）、半導体ウェハ１の半導体基板３のおもて面側の再配線保護絶縁膜２１上に、スパッタ法により再配線保護絶縁膜２１上および底部の再配線１０上を含む開口部２２の内面を覆う複数層からなる第２の下地金属層２３を形成する。
ＰＣ６（図８）、再配線保護絶縁膜２１上に、感光性を有するドライフィルム１９を貼付し、フォトリソグラフィにより再配線１０上のポスト電極１１の電極形成領域１２を露出させ、これをマスクとして、電気メッキ法により、露出している再配線１０上に第２の下地金属層２３を一方の共通電極として、銅を電着させてポスト電極１１を形成する。
ＰＣ７（図８）、除去溶剤を用いてドライフィルム１９を除去し、ウェットエッチングにより半導体ウェハ１の半導体基板３のおもて面側の全面をエッチングして、電極ポスト１１下を除く領域の第２の下地金属層２３を除去し、その後に洗浄してフィルム残渣を除去する。
このとき、再配線１０間には、再配線保護絶縁膜２１が埋込まれ、再配線１０上および電極ポスト１１の付根付近は再配線保護絶縁膜２１で覆われているので、再配線１０間にフィルム残渣が機械的に挟まることはなく、フィルム残渣が比較的広い面積の第２の下地金属層２３上に付着していたとしても、そのフィルム残渣は機械的に挟まれた状態で残留することがなく、第２の下地金属層２３の溶解により除去され、再配線１０間の下地金属層９上やポスト電極１１の外周面の付根付近、再配線保護絶縁膜２１上にフィルム残渣が残留することはなく、他の部位に付着したフィルム残渣も洗浄により除去される。
ＰＣ８（図８）、第２の下地金属層２３の除去後に、半導体ウェハ１の半導体基板３のおもて面側の全面を覆うように、つまり再配線保護絶縁膜２１上、ポスト電極１１等を覆うように熱硬化性のエポキシ樹脂からなる封止樹脂を塗布または注入し、これを加熱硬化させて封止層１４を形成し、封止層１４のおもて面側を研削し、ポスト電極１１のポスト端面を封止層１４のおもて面に露出させる。
そして、封止層１４のおもて面に露出しているポスト端面にフラックスを塗布し、半田ボール法によりポスト端面上に半球形状に突出するバンプ電極１５を形成する。
その後の作動は、上記実施例１の作動と同様であるので、その説明を省略する。
このように、本実施例の半導体装置２の製造方法においては、ドライフィルム１９を貼付する前に、再配線１０下を除く第１の下地金属層９を除去し、半導体ウェハ１上の電極形成領域１２を除く全面を再配線保護絶縁膜２１で覆い、その上に第２の下地金属層を形成した後に、ドライフィルム１９を貼付してポスト電極１１を形成し、ドライフィルムの除去後に、再配線１０間に埋込まれた再配線保護絶縁膜２１上の第２の下地金属層をエッチングにより溶解させてフィルム残渣を除去するので、環境に配慮した除去溶剤によりドライフィルムの除去を行ったとしても、フィルム残渣が再配線１０間に挟まることはなく、これに伴う第１の下地金属層９のエッチング不良により残留した再配線１０間の第１の下地金属層９による短絡を防止して、半導体装置２の製造における歩留りを向上させることができると共に半導体装置２の信頼性の向上を図ることができる他、半導体装置２の製造における環境保全に貢献することができる。
このことは、再配線１０間の狭小化が行われている小型のＣＳＰ型の半導体装置２において、特に有効である。
また、半導体ウェハ１上の全面を再配線保護絶縁膜２１で覆い、その上に第２の下地金属層を形成するので、ドライフィルム１９を貼付するときの半導体ウェハ１の面を平坦化することができ、ドライフィルム１９の半導体ウェハ１への密着性を向上させて、半導体装置２の製造における歩留りを更に向上させることができる。
更に、再配線保護絶縁膜２１上の第２の下地金属層２３の除去後に、封止層１４を形成するので、封止樹脂との密着性に優れたポリイミドからなる再配線保護絶縁膜２１上に封止層１４を形成することができ、耐湿信頼性に優れた半導体装置２を得ることができる。
このように、本実施例の半導体装置２は、再配線１０間および再配線１０上を覆う再配線保護絶縁膜２１上に封止層１４が形成されているので、再配線保護絶縁膜２１と封止層１４との密着性を向上させることができ、外部からの水分の浸入を防止してその耐湿信頼性を向上させることができる。
以上説明したように、本実施例では、絶縁膜上に下地金属層を介して延在する再配線の形成後に、ドライフィルムを貼付する前に半導体ウェハに全面を再配線保護絶縁膜で覆い、その上に第２の下地金属層を形成しておき、電極ポストを形成した後のドライフィルムの除去後に、再配線保護絶縁膜上の第２の下地金属層をエッチングにより除去するようにしたことによって、再配線間にフィルム残渣が挟まることはなく、再配線保護絶縁膜上の第２の下地金属層を溶解させてその上に付着したフィルム残渣を容易に除去することができ、再配線間に残留した第１の下地金属層による短絡を防止して、半導体装置の信頼性の向上を図ることができる。
なお、本実施例においては、再配線保護絶縁膜は、感光性を有するポリイミド等の絶縁樹脂材料であるとして説明したが、感光性が付与されていないポリイミド等の絶縁樹脂材料であってもよい。この場合に電極形成領域の開口部は、絶縁樹脂材料を塗布して硬化させた後に、プラズマエッチング等により形成するとよい。
上記各実施例においては、絶縁膜は、感光性を有するポリイミド等の絶縁樹脂材料であるとして説明したが、感光性が付与されていないポリイミド等の絶縁樹脂材料であってもよい。この場合にスルーホールは、絶縁樹脂材料を塗布して硬化させた後に、プラズマエッチング等により形成するとよい。
実施例１の半導体装置の製造方法を示す説明図 実施例１の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例４の半導体装置の製造方法を示す説明図 実施例４の半導体装置の製造方法を示す説明図
符号の説明
１ 半導体ウェハ
２ 半導体装置
３ 半導体基板
４ 絶縁層
５ 電極パッド
６ 表面保護膜
７ 絶縁膜
８ スルーホール
９ 下地金属層（第１の下地金属層）
１０ 再配線
１１ ポスト電極
１２ 電極形成領域
１４ 封止層
１５ バンプ電極
１６ 第１のレジストマスク
１７ 第２のレジストマスク
１８ 再配線保護金属膜
１９ ドライフィルム
２１ 再配線保護絶縁膜
２２ 開口部
２３ 第２の下地金属層

Claims (4)

  1. 半導体基板と、該半導体基板に形成された内部回路に電気的に接続する電極パッドと、該電極パッドに達するスルーホールが形成された絶縁膜と、前記スルーホールの内面および前記絶縁膜上に形成された下地金属層と、前記電極パッドに前記下地金属層を介して電気的に接続し、該下地金属層上に延在する再配線と、該再配線上に形成されたポスト電極とを備えた半導体装置の製造方法において、
    半導体基板に、前記電極パッドと、前記スルーホールが形成された絶縁膜と、前記下地金属層とが形成された半導体ウェハを準備する工程と、
    前記下地金属層上に、前記再配線の形成領域を露出させた第１のレジストマスクを形成する工程と、
    該第１のレジストマスクをマスクとして、前記電極パッドに接続し、前記ポスト電極の電極形成領域に延在する再配線を形成する工程と、
    前記第１のレジストマスクを溶解液により除去し、前記再配線の前記電極形成領域を除く領域を露出させると共に、前記再配線の側面から隔置された第２のレジストマスクを形成する工程と、
    該第２のレジストマスクをマスクとして、前記露出している前記再配線の上面および側面に、再配線保護金属膜を形成する工程と、
    前記第２のレジストマスクを溶解液により除去し、該半導体ウェハ上にドライフィルムを貼付し、前記再配線上の前記電極形成領域を露出させる工程と、
    前記ドライフィルムをマスクとして、前記電極形成領域にポスト電極を形成する工程と、
    前記ドライフィルムを、除去溶剤により除去する工程と、
    該ドライフィルムの除去後に、前記再配線保護金属膜を除去する工程と、を備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板と、該半導体基板に形成された内部回路に電気的に接続する電極パッドと、該電極パッドに達するスルーホールが形成された絶縁膜と、前記スルーホールの内面および前記絶縁膜上に形成された下地金属層と、前記電極パッドに前記下地金属層を介して電気的に接続し、該下地金属層上に延在する再配線と、該再配線上に形成されたポスト電極とを備えた半導体装置の製造方法において、
    半導体基板に、前記電極パッドと、前記スルーホールが形成された絶縁膜と、前記下地金属層とが形成された半導体ウェハを準備する工程と、
    前記下地金属層上に、前記再配線の形成領域を露出させた第１のレジストマスクを形成する工程と、
    該第１のレジストマスクをマスクとして、前記電極パッドに接続し、前記ポスト電極の電極形成領域に延在する再配線を形成する工程と、
    前記第１のレジストマスクを溶解液により除去し、配線間隔の狭い前記再配線間の下地金属層上を覆い、前記再配線上の前記電極形成領域を露出させると共にその周囲の前記電極ポストの付根領域を覆う第２のレジストマスクを形成する工程と、
    該第２のレジストマスクを含む半導体ウェハ上にドライフィルムを貼付し、前記再配線上の前記電極形成領域を露出させる工程と、
    前記ドライフィルムをマスクとして、前記電極形成領域にポスト電極を形成する工程と、
    前記ドライフィルムを、除去溶剤により除去する工程と、
    該ドライフィルムの除去後に、溶解液により前記第２のレジストマスクを除去する工程と、を備えることを特徴とする半導体装置の製造方法。
  3. 半導体基板と、該半導体基板に形成された内部回路に電気的に接続する電極パッドと、該電極パッドに達するスルーホールが形成された絶縁膜と、前記スルーホールの内面および前記絶縁膜上に形成された下地金属層と、前記電極パッドに前記下地金属層を介して電気的に接続し、該下地金属層上に延在する再配線と、該再配線上に形成されたポスト電極とを備えた半導体装置の製造方法において、
    半導体基板に、前記電極パッドと、前記スルーホールが形成された絶縁膜と、前記下地金属層とが形成された半導体ウェハを準備する工程と、
    前記下地金属層上に、前記再配線の形成領域を露出させた第１のレジストマスクを形成する工程と、
    該第１のレジストマスクをマスクとして、前記電極パッドに接続し、前記ポスト電極の電極形成領域に延在する再配線を形成する工程と、
    前記第１のレジストマスクを含む半導体ウェハ上に、前記再配線上の前記電極形成領域を露出させた第２のレジストマスクを形成する工程と、
    該第２のレジストマスク上にドライフィルムを貼付し、前記再配線上の前記電極形成領域を露出させる工程と、
    前記ドライフィルムをマスクとして、前記電極形成領域にポスト電極を形成する工程と、
    前記ドライフィルムを、除去溶剤により除去する工程と、
    該ドライフィルムの除去後に、溶解液により前記第１および第２のレジストマスクを除去する工程と、を備えることを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記ドライフィルムを除去する工程と、前記第１および第２のレジストマスクを除去する工程とに代えて、
    前記第１および第２のレジストマスクを、溶解液により溶解して、前記ドライフィルムを剥離する工程、を備えることを特徴とする半導体装置の製造方法。
JP2007054398A 2007-03-05 2007-03-05 半導体装置の製造方法 Active JP4413240B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007054398A JP4413240B2 (ja) 2007-03-05 2007-03-05 半導体装置の製造方法
US12/073,195 US7781338B2 (en) 2007-03-05 2008-03-03 Semiconductor device manufacturing method and semiconductor device
US12/805,169 US20100283150A1 (en) 2007-03-05 2010-07-15 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007054398A JP4413240B2 (ja) 2007-03-05 2007-03-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008218731A JP2008218731A (ja) 2008-09-18
JP4413240B2 true JP4413240B2 (ja) 2010-02-10

Family

ID=39740825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007054398A Active JP4413240B2 (ja) 2007-03-05 2007-03-05 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7781338B2 (ja)
JP (1) JP4413240B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5118614B2 (ja) * 2008-12-04 2013-01-16 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5574780B2 (ja) * 2010-03-30 2014-08-20 株式会社テラプローブ 半導体装置及びその製造方法
JP5603191B2 (ja) 2010-09-28 2014-10-08 株式会社テラプローブ 半導体装置の製造方法
CN102456661A (zh) * 2010-10-19 2012-05-16 矽品精密工业股份有限公司 具有重布线路层的芯片结构及其制法
KR101230451B1 (ko) 2011-08-03 2013-02-06 하나 마이크론(주) 반도체 칩의 범프 형성 방법
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
FR3029013A1 (fr) * 2014-11-21 2016-05-27 Stmicroelectronics (Grenoble 2) Sas Dispositif electronique comprenant des puces empilees
US9773740B2 (en) 2014-11-26 2017-09-26 Stmicroelectronics (Grenoble 2) Sas Stacked electronic device including a protective wafer bonded to a chip by an infused adhesive
JP6425532B2 (ja) * 2014-12-17 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置
US9620465B1 (en) 2016-01-25 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-sided integrated fan-out package
WO2017146737A1 (en) * 2016-02-26 2017-08-31 Intel Corporation Via interconnects in substrate packages
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN107644810B (zh) * 2016-07-20 2024-05-31 全球能源互联网研究院 一种压接式igbt/frd芯片的正面电极加工方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3408172B2 (ja) 1998-12-10 2003-05-19 三洋電機株式会社 チップサイズパッケージ及びその製造方法
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
JP3481899B2 (ja) * 2000-03-08 2003-12-22 沖電気工業株式会社 半導体装置の製造方法
JP3850259B2 (ja) 2001-01-18 2006-11-29 イビデン株式会社 半導体チップ
JP3530158B2 (ja) 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
JP3611561B2 (ja) * 2002-11-18 2005-01-19 沖電気工業株式会社 半導体装置
JP4126392B2 (ja) 2003-03-14 2008-07-30 カシオ計算機株式会社 半導体装置の製造方法
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same

Also Published As

Publication number Publication date
US20100283150A1 (en) 2010-11-11
US7781338B2 (en) 2010-08-24
JP2008218731A (ja) 2008-09-18
US20080217772A1 (en) 2008-09-11

Similar Documents

Publication Publication Date Title
JP4413240B2 (ja) 半導体装置の製造方法
KR100730707B1 (ko) 반도체 장치의 제조 방법
US7662670B2 (en) Manufacturing method of semiconductor device
JP4755486B2 (ja) 半導体装置およびその製造方法
JP3707481B2 (ja) 半導体装置の製造方法
JP2015056458A (ja) 半導体装置
KR101374148B1 (ko) 반도체 패키지 및 이의 제조 방법
US7115496B2 (en) Method for protecting the redistribution layer on wafers/chips
JP4726744B2 (ja) 半導体装置およびその製造方法
CN109727942B (zh) 半导体装置以及半导体装置的制造方法
JP4232044B2 (ja) 半導体装置の製造方法
KR20160001827A (ko) 인쇄회로기판 제조방법
JP4225005B2 (ja) 電解めっきを用いた配線の形成方法
JP2004235420A (ja) 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法
JP2008204968A (ja) 半導体パッケージ基板とその製造方法
JP2005347299A (ja) チップ内蔵基板の製造方法
JP2004172163A (ja) 半導体装置及びその製造方法
JP4461628B2 (ja) 半導体パッケージの製造方法
JP4126392B2 (ja) 半導体装置の製造方法
JP2009016869A (ja) 電子装置の製造方法
JP2005129665A (ja) 半導体装置およびその製造方法
JP2016009745A (ja) 電子部品、電子部品の製造方法及び電子装置
JP2011034988A (ja) 半導体装置
JP2000299341A (ja) 半導体装置の製造方法
JP4971960B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080925

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081216

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090106

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091020

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4413240

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121127

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131127

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350