JP2005347299A - チップ内蔵基板の製造方法 - Google Patents

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孝治 山野
Sunao Arai
直 荒井
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Abstract

【課題】 半導体チップを内蔵するチップ内蔵基板の製造において、半導体チップに接続される配線の位置決め精度を向上させ、配線の接続不良の発生を抑制する。
【解決手段】 基板上に半導体チップを設置する第１の工程と、前記基板上に設置された前記半導体チップに電気的に接続される、チップ接続配線を形成する第２の工程と、を有する、半導体チップを内蔵するチップ内蔵基板の製造方法であって、前記第１の工程の前に、前記基板上に、前記チップ接続配線のパターニングに用いるアライメントポストを形成する工程を有するようにした。当該アライメントポストを形成したため、前記チップ接続配線を形成する場合の位置決め精度が良好となる。
【選択図】 図３

Description

本発明は、半導体チップを内蔵するチップ内蔵基板の製造方法に関する。
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。
また、チップ内蔵基板を形成する場合、半導体チップに接続される配線を形成する必要が有るが、これらの半導体チップに接続される配線の高密度化・高精細化が進んでいる。
特開２００１−２１７３８１号公報
しかし、チップ内蔵基板において、半導体チップに接続される配線が微細化されると、当該配線と半導体チップの接続の精度が問題となる場合があり、半導体チップに接続される配線の接続の不良による歩留りの低下の問題が生じていた。
これは、半導体チップに接続される配線のパターニングを行うフォトリソグラフィ工程における露光位置の精度が不足しているために発生する問題であり、従来の露光位置精度により決定される配線の位置決め精度を向上させるが必要が生じていた。
そこで、本発明では上記の問題を解決した、新規で有用なチップ内蔵基板の製造方法を提供することを課題としている。
本発明の具体的な課題は、半導体チップを内蔵するチップ内蔵基板の製造において、半導体チップに接続される配線の位置決め精度を向上させ、配線の接続不良の発生を抑制することである。
本発明では、上記の課題を、基板上に半導体チップを設置する第１の工程と、前記基板上に設置された前記半導体チップに電気的に接続される、チップ接続配線を形成する第２の工程と、を有する、半導体チップを内蔵するチップ内蔵基板の製造方法であって、前記第１の工程の前に、前記基板上に、前記チップ接続配線の位置決めに用いるアライメントポストを形成する工程を有することを特徴とするチップ内蔵基板の製造方法により、解決する。
本発明によれば、前記チップ接続配線を形成する場合に、当該チップ接続配線の位置決めの基準となるアライメントポストが形成されているため、前記チップ接続配線を形成する場合の位置決め精度が良好となり、配線の接続不良の発生を抑制することが可能となる。
また、前記アライメントポストは、前記チップ接続配線のパターニングを形成するレジストの、ステッパー露光の位置決めに用いると、チップ接続配線を形成するためのレジストのパターニングの精度が向上し、好適である。
また、前記チップ接続配線は、前記半導体チップと前記基板上に形成された絶縁層上に形成されると、好適である。
また、前記アライメントポストは、前記半導体チップを前記基板上に設置する場合の位置決めに用いると、半導体チップを設置する位置精度が良好となり、好適である。
また、前記アライメントポストは、Ｃｕメッキによって形成されると、他の配線工程と同様の設備・材料を共有することが可能となり、好適である。
本発明によれば、半導体チップを内蔵するチップ内蔵基板の製造において、半導体チップに接続される配線の位置決め精度を向上させ、配線の接続不良の発生を抑制することが可能となる。
次に、本発明の実施の形態について、図面に基づき以下に説明する。
図１（Ａ）〜（Ｄ）、図２（Ｅ）〜（Ｈ）は、本発明の実施例１による、半導体チップを内蔵したチップ内蔵基板の製造方法を、手順を追って示した図である。
まず、図１（Ａ）に示す工程では、基板１１上に、例えばＣｕからなるアライメントポスト１３を形成する。前記基板１１には様々な材料を用いることが可能であるが、例えば樹脂材料からなるコア基板を用いることができる。また、前記アライメントポストは、前記基板１１上に直接接するように形成してもよいが、例えば、本図に示すように、前記基板１１上に形成された下地層１２上に形成されるようにしてもよい。前記下地層１２は、例えば、前記基板１１上に形成された配線パターンと当該配線パターンの間に形成された絶縁層からなる。なお、本図では前記下地層１２の配線パターンの図示は省略している。
前記アライメントポスト１３は、後の工程で、前記基板１１に設置される半導体チップに接続されるチップ接続配線をパターニングする場合のパターニングの位置の基準として用いる。また、半導体チップを基板上に設置する場合の位置の基準としても用いることが可能である。
前記アライメントポスト１３は、例えばセミアディティブ法による、Ｃｕの電解メッキのパターニング法により形成することが可能である。この場合、前記チップ接続配線などの、他の配線パターンを形成する場合と同様の材料と同様の方法で形成するため、材料や設備を共用することが可能であり、好適である。また、アライメントポストは、Ｃｕのメッキ法に限定されず、他の様々な材料を用いて、様々な方法で形成することが可能である。
次に、図１（Ｂ）に示す工程では、前記基板１１上の、例えば前記下地層１２上に、半導体チップ１４を設置する。この場合、前記半導体チップ１４の前記基板１１に面する側に、本図では図示を省略している接着層を設けてもよく、当該接着層は例えばテープ状のもの（ダイアタッチフィルム）や、ロウ材でもよい。
また、前記半導体チップ１４には、図示を省略する、例えばＡｌからなる電極パッドが形成され、さらに当該電極パッドに電気的に接続される配線ポスト１５が、当該半導体チップ１４上に起立するように複数形成されている。
次に、図１（Ｃ）に示す工程では、例えばエポキシ樹脂からなる絶縁フィルムを、前記半導体チップ１４、アライメントポスト１３、および下地層１２を覆うようにして前記基板１１上にラミネートし、必要に応じて、押圧、加熱を加えて絶縁フィルムを硬化させて、絶縁層１６を形成する。さらに当該絶縁層１６を、プラズマ処理によりアッシングして、前記アライメントポスト１３および前記配線ポスト１５の先端が露出するようにする。また、当該アッシング後に、デスミア工程と呼ばれる、アッシング後の残留物を除去する酸性の溶液によるウェット処理を行ってもよい。
また、前記基板１１の、前記絶縁層１６が形成される面と反対側の面には、当該絶縁層１６と同様の材料からなる絶縁層１７を形成してもよい。当該絶縁層１７を形成することで、前記基板１１にかかる、前記絶縁層１６の応力が緩和され、前記基板１１の反りを抑制することができる。
次に、図１（Ｄ）に示す工程において、後のＣｕの電解メッキの場合のシード層となるＣｕシード層１８を、前記絶縁層１６、アライメントポスト１３、および配線ポスト１５を覆うようしてＣｕの無電解メッキにより形成する。さらに、前記Ｃｕシード層１８上に、Ｃｕ電解メッキによる配線パターンを形成するためのレジスト層１９をラミネートする。また、当該レジスト層１９は、塗布により形成してもよい。
次に、図２（Ｅ）に示す工程において、前記レジスト層１９の露光と現像を行い、前記配線ポスト１５に接続されるチップ接続配線をパターニングするための、当該レジスト層１９のパターニングを行う。この場合、当該レジスト層１９の露光は、前記アライメントポストを露光の基準位置として用いる。このため、当該露光は、例えば前記半導体チップ１４にデバイスを形成する場合に用いる露光装置と同様の精度を有するステッパー装置により、実施することが可能となる。従来、このような露光を行う場合に用いられていたコンタクトアライナーなどの露光装置は、露光位置の位置決め精度が悪く、配線を形成する場合の接続不良の原因となっていた。そのため、本実施例においては、前記基板１１上に前記アライメントポスト１３を設けて露光位置精度のための基準となる認識マークを形成している。そのため、半導体ウェハにデバイスを形成する、いわゆる前工程で用いる、微細で正確な位置決め精度を有するステッパー装置を、前記レジスト１９の露光に用いることが可能となった。そのため、従来のコンタクトアライナーに比べて露光、すなわちレジストのパターニングの位置決め精度（アライメント精度）が良好となり、配線の位置決め精度（アライメント精度）が良好となって配線の接続不良などの不具合の発生を抑制することが可能となっている。
また、前記アライメントポスト１３は、前記図１（Ｂ）に示す工程で、チップマウンターによって、前記基板１１上に、前記半導体チップ１４を設置する場合においても、当該チップマウンターの位置決め（アライメント）の基準点として用いることが可能であり、半導体チップを設置する位置決め制度を良好とすることが可能である。
このように、前記アライメントポスト１５を用いたことで、半導体チップを内蔵したチップ内蔵基板の配線のアライメント精度が良好となり、チップを載置する場合にも当該アライメントポストを位置決めの基準点として用いることで、その効果はさらに大きくなり、配線の接続の不具合の発生確率をさらに低下させることができる。
また、前記アライメントポスト１３は、前記基板１１上の様々な位置に形成することが可能であるが、例えば、前記半導体チップ１４が設置される近傍の周囲に形成されることが好ましい。
次に、図２（Ｆ）に示す工程で、前記レジスト１９のパターニングされた（現像により除去された）部分（図２（Ｅ）の開口部２０）に、前記Ｃｕシード層１８をシード層として、前記配線ポスト１５に電気的に接続されるチップ接続配線２１をＣｕの電解メッキにより形成し、前記レジスト１９の剥離を行う。
次に、図２（Ｇ）に示す工程で、前記チップ接続配線２１で覆われた部分以外の前記Ｃｕシード層１８をエッチングにより除去する。
次に、図２（Ｈ）に示す工程で、前記絶縁層１６、アライメントポスト１３、および前記チップ接続配線２１を覆うようにソルダーレジスト層２２を形成し、当該ソルダーレジスト層２２に前記チップ接続配線２１に通じる開口部を設けて、当該開口部に面した前記チップ接続配線２１上に、Ｎｉ／Ａｕメッキ層２３を形成する。
さらに、当該Ｎｉ／Ａｕメッキ層２３に電気的に接続されるソルダーボール２４を形成する。次に、必要に応じて、基板のダイシングを行って個片化し、半導体チップを内蔵したチップ内蔵基板を完成させる。
また、前記ソルダーボール２４上には、必要に応じて、さらに半導体チップを接続することが可能であり、また、その他の電子機器、電子部品などを実装することが可能である。
次に、実施例１に記載した方法を用いて形成されたチップ内蔵基板の断面を、模式的に示した一例を、図３に示す。
図３を参照するに、本実施例に示すチップ内蔵基板は、例えば樹脂材料からなる基板１１１を用いて形成されており、当該基板１１１上には、パターニングされた配線層からなる下地層１１２が形成されている。前記下地層１１２上には、例えばフィルムなどからなる接着層１３１により基板に固定される半導体チップ１１４が設置されている。
前記半導体チップ１１４には、当該半導体チップ１１４に形成されたデバイスに接続される、例えばＡｌからなる電極パッド１３２が形成されている。前記デバイスが形成された面と、前記電極パッド１３２を覆うように、例えばＳｉＮなどからなる保護層１３３が形成され、さらに保護層１３３上には外部保護層１３４が形成されている。
また、前記外部保護層１３４および前記保護層１３３に形成された開口部には、前記電極パッド１３２に接続される、例えばＣｕのメッキにより形成された配線１３５が形成されている。さらに、前記外部保護層１３４上には、前記配線１３５に接続される、Ｃｕメッキによりパターニングされた配線１３６が形成され、当該配線１３６上には、同様にＣｕメッキによりパターニングされた配線ポスト１１５が形成されている。本実施例による配線ポスト１１５は、実施例１に記載した配線ポスト１５に該当する。
また、前記下地層１１２上には、例えばＣｕのメッキにより形成される、アライメントポスト１１３が形成されている。本実施例によるアライメントポスト１１３は、実施例１に記載したアライメントポスト１３に該当し、同様の機能を有し、同様の効果を奏する。
また、前記基板１１１上には、前記下地層１１２、半導体チップ１１４、外部保護層１３４、および配線１３６を覆うように、また前記配線ポスト１１５およびアライメントポスト１１３の周囲に、例えばエポキシからなる絶縁層１１６が形成されている。当該絶縁層１１６は、実施例１に記載した絶縁層１６と同様にして形成することが可能である。
また、前記絶縁層１１６上には、Ｃｕメッキによりパターニングされて形成される、チップ接続配線１２１が形成されている。本実施例によるチップ接続配線１２１は、実施例１に記載したチップ接続配線２１に該当し、実施例１に記載した、当該チップ接続配線２１を形成した方法と同様にして形成することが可能である。
すなわち、前記絶縁層１１６上に形成したレジスト層を、前記アライメントポスト１１３を、ステッパー露光の基準位置として露光を行い、パターニングし、当該レジストのパターニングを用いてＣｕメッキにより、前記配線１２１を形成する。この場合、アライメントポスト１１３は、実施例１に記載したアライメントポスト１３と同様の効果を奏し、レジストのパターニングの位置決め精度が良好となり、配線の位置決め精度が良好となって配線の接続不良などの不具合の発生を抑制することが可能となる。
また、実施例１に記載した、ソルダーレジスト層２２、Ｎｉ／Ａｕメッキ層２３およびソルダーボール２４と同様の構造の、ソルダーレジスト層１２２、Ｎｉ／Ａｕメッキ層１２３およびソルダーボール１２４が形成され、チップ内蔵基板を構成している。また、実施例１の場合と同様に、前記基板１１１の、前記絶縁層１１６が形成される面と反対側の面には、当該絶縁層１１６と同様の材料からなる絶縁層１１７を形成してもよい。当該絶縁層１１７を形成することで、前記基板１１１にかかる、前記絶縁層１１６の応力が緩和され、前記基板１１１の反りを抑制することができる。
また、本実施例による基板は、必要に応じて、例えばライン１３７に沿ってダイシングされて個片化される。
本実施例に記載したアライメントポスト１１３は、例えば高さ（前記下地層１１２に接する部分から前記絶縁層１１６の上端面まで）が１００μｍであるが、この数字に限定されるものではない。
また、本実施例によるアライメントポスト１１３の断面は、例えば一辺を略８０μｍとする略正方形であるが、この形状またはこの数字に限定されるものではない。
上記アライメントポストは、ステッパー装置のアライメントに用いられるために、ステッパー露光の位置の基準となるために認識される形状を有していればよい。
また、本実施例によるアライメントポストは、例えばＣｕメッキによって形成されるが、これに限定されるものではなく、様々な材料・方法によって形成することが可能である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、半導体チップを内蔵するチップ内蔵基板の製造において、半導体チップに接続される配線の位置決め精度を向上させ、配線の接続不良の発生を抑制することが可能となる。
（Ａ）〜（Ｄ）は、実施例１によるチップ内蔵基板の製造方法を手順を追って示した図（その１）である。 （Ｅ）〜（Ｈ）は、実施例１によるチップ内蔵基板の製造方法を手順を追って示した図（その２）である。 実施例１に記載した方法を用いて形成したチップ内蔵基板を、模式的に示した断面図である。
符号の説明
１１，１１１ 基板
１２，１１２ 下地層
１３，１１３ アライメントポスト
１４，１１４ 半導体チップ
１５，１１５ 配線ポスト
１６，１７，１１６，１１７ 絶縁層
１８ シード層
１９ レジスト層
２０ 開口部
２１，１２１ チップ接続配線
２２，１２２ ソルダーレジスト層
２３，１２３ Ｎｉ／Ａｕメッキ層
２４，１２４ ソルダーボール
１３１ 密着層
１３２ 電極パッド
１３３ 保護層
１３４ 外部保護層
１３５，１３６ 配線
１３７ ライン

Claims (5)

  1. 基板上に半導体チップを設置する第１の工程と、
    前記基板上に設置された前記半導体チップに電気的に接続される、チップ接続配線を形成する第２の工程と、を有する、半導体チップを内蔵するチップ内蔵基板の製造方法であって、
    前記第１の工程の前に、前記基板上に、前記チップ接続配線の位置決めに用いるアライメントポストを形成する工程を有することを特徴とするチップ内蔵基板の製造方法。
  2. 前記アライメントポストは、前記チップ接続配線のパターニングを形成するレジストの、ステッパー露光の位置決めに用いることを特徴とする請求項１記載のチップ内蔵基板の製造方法。
  3. 前記チップ接続配線は、前記半導体チップ上に形成された絶縁層上に形成されることを特徴とする請求項１または２記載のチップ内蔵基板の製造方法。
  4. 前記アライメントポストは、前記半導体チップを前記基板上に設置する場合の位置決めに用いることを特徴とする請求項１乃至３のうち、いずれか１項記載のチップ内蔵基板の製造方法。
  5. 前記アライメントポストは、Ｃｕメッキによって形成されることを特徴とする請求項１乃至４のうち、いずれか１項記載のチップ内蔵基板の製造方法。

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