KR20060046308A - 칩 내장 기판의 제조 방법 - Google Patents

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KR20060046308A
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다카하루 야마노
다다시 아라이
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 반도체 칩을 내장하는 칩 내장 기판의 제조에 있어서, 반도체 칩에 접속되는 배선의 위치 결정 정밀도를 향상시켜, 배선의 접속 불량의 발생을 억제함을 과제로 한다.
본 발명은 기판 위에 반도체 칩을 설치하는 제1 공정과, 상기 기판 위에 설치된 상기 반도체 칩에 전기적으로 접속되는 칩 접속 배선을 형성하는 제2 공정을 가지는 반도체 칩을 내장하는 칩 내장 기판의 제조 방법으로서, 상기 제1 공정 전에, 상기 기판 위에 상기 칩 접속 배선의 패터닝에 사용하는 얼라인먼트 포스트를 형성하는 공정을 가지도록 하였다. 해당 얼라인먼트 포스트를 형성했기 때문에, 상기 칩 접속 배선을 형성하는 경우의 위치 결정 정밀도가 양호하게 된다.
칩 내장 기판, 칩 접속 배선, 얼라인먼트 포스트

Description

칩 내장 기판의 제조 방법{A METHOD OF FABRICATING A BUILT-IN CHIP TYPE SUBSTRATE}
도 1의 (a) ~ (d)는 실시예 1에 의한 칩 내장 기판의 제조 방법을 순서에 따라 나타낸 도면(그 1).
도 2의 (e) ~ (h)는 실시예 1에 의한 칩 내장 기판의 제조 방법을 순서에 따라 나타낸 도면(그 2).
도 3은 실시예 1에 기재한 방법을 사용하여 형성한 칩 내장 기판을 모식적으로 나타낸 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
11, 111 기판
12, 112 하지층
13, 113 얼라인먼트 포스트
14, 114 반도체 칩
15, 115 배선 포스트
16, 17, 116, 117 절연층
18 시드층
19 레지스트층
20 개구부
21, 121 칩 접속 배선
22, 122 땜납 레지스트층
23, 123 Ni/Au 도금층
24, 124 땜납볼
131 밀착층
132 전극 패드
133 보호층
134 외부 보호층
135, 136 배선
137 라인
본 발명은 반도체 칩을 내장하는 칩 내장 기판의 제조 방법에 관한 것이다.
현재, 반도체 칩 등의 반도체 장치를 사용한 전자 기기의 고성능화가 진행되고 있어, 기판에 반도체 칩을 실장하는 경우의 고밀도화나, 또 반도체 칩을 탑재한 기판의 소형화, 공간 절약화 등이 요구되고 있다.
이 때문에, 반도체 칩이 매입된 기판, 이른바 칩 내장 기판이 제안되고 있어 반도체 칩을 기판에 내장하기 위한 여러가지 구조가 제안되고 있다.
또, 칩 내장 기판을 형성하는 경우, 반도체 칩에 접속되는 배선을 형성할 필요가 있는데, 이들 반도체 칩에 접속되는 배선의 고밀도화·고정세화(高精細化)가 진행되고 있다.
[특허문헌 1] 일본공개특허 2001-217381호 공보
그러나, 칩 내장 기판에서 반도체 칩에 접속되는 배선이 미세화되면, 해당 배선과 반도체 칩의 접속의 정밀도가 문제가 되는 경우가 있어, 반도체 칩에 접속되는 배선의 접속 불량에 의한 수율 저하의 문제가 생기고 있었다.
이는 반도체 칩에 접속되는 배선의 패터닝을 실시하는 포토 리소그라피 공정에서의 노광 위치의 정밀도가 부족하기 때문에 발생하는 문제로서, 종래의 노광 위치 정밀도에 의해 결정되는 배선의 위치 결정 정밀도를 향상시킬 필요가 있어 왔다.
그래서, 본 발명에서는 상기의 문제를 해결한, 새롭고 유용한 칩 내장 기판의 제조 방법을 제공하는 것을 과제로 하고 있다.
본 발명의 구체적인 과제는, 반도체 칩을 내장하는 칩 내장 기판의 제조에 있어서, 반도체 칩에 접속되는 배선의 위치 결정 정밀도를 향상시켜, 배선의 접속 불량의 발생을 억제하는 것이다.
본 발명에서는, 상기의 과제를, 기판 위에 반도체 칩을 설치하는 제1 공정과, 상기 기판 위에 설치된 상기 반도체 칩에 전기적으로 접속되는 칩 접속 배선을 형성하는 제2 공정을 가지는 반도체 칩을 내장하는 칩 내장 기판의 제조 방법으로서, 상기 제1 공정 전에, 상기 기판 위에 상기 칩 접속 배선의 위치 결정에 사용하는 얼라인먼트 포스트를 형성하는 공정을 가지는 것을 특징으로 하는 칩 내장 기판의 제조 방법에 의해 해결한다.
본 발명에 의하면, 상기 칩 접속 배선을 형성하는 경우에, 해당 칩 접속 배선의 위치 결정의 기준이 되는 얼라인먼트 포스트가 형성되어 있기 때문에, 상기 칩 접속 배선을 형성하는 경우의 위치 결정 정밀도가 양호해져서, 배선의 접속 불량의 발생을 억제하는 것이 가능해진다.
또, 상기 얼라인먼트 포스트는 상기 칩 접속 배선의 패터닝을 형성하는 레지스트의 스텝퍼 노광의 위치 결정에 사용하면, 칩 접속 배선을 형성하기 위한 레지스트의 패터닝의 정밀도가 향상되어 바람직하다.
또, 상기 칩 접속 배선은 상기 반도체 칩과 상기 기판 위에 형성된 절연층 위에 형성되면 바람직하다.
또, 상기 얼라인먼트 포스트는 상기 반도체 칩을 상기 기판 위에 설치하는 경우의 위치 결정에 사용하면 반도체 칩을 설치하는 위치 정밀도가 양호해져서 바람직하다.
또, 상기 얼라인먼트 포스트는 Cu 도금에 의해서 형성되면, 다른 배선 공정과 같은 설비·재료를 공유하는 것이 가능해져서 바람직하다.
다음에, 본 발명의 실시 형태에 대해서 도면에 의거하여 이하에 설명한다.
[실시예 1]
도 1의 (a) ~ (d), 도 2의 (e) ~ (h)는 본 발명의 실시예 1에 의한 반도체 칩을 내장한 칩 내장 기판의 제조 방법을 순서에 따라 나타낸 도면이다.
우선, 도 1(a)에 나타내는 공정에서는 기판(11) 위에, 예를 들면 Cu로 이루어지는 얼라인먼트 포스트(13)를 형성한다. 상기 기판(11)에는 여러가지 재료를 사용하는 것이 가능하지만, 예를 들면 수지 재료로 이루어지는 코어 기판을 사용할 수 있다. 또, 상기 얼라인먼트 포스트는 상기 기판(11) 위에 직접 접하도록 형성해도 좋지만, 예를 들면 본 도면에 나타내듯이, 상기 기판(11) 위에 형성된 하지층(12) 위에 형성되도록 해도 좋다. 상기 하지층(12)은, 예를 들면 상기 기판(11) 위에 형성된 배선 패턴과 해당 배선 패턴 사이에 형성된 절연층으로 이루어진다. 또한, 본 도면에서는 상기 하지층(12)의 배선 패턴의 도시는 생략하고 있다.
상기 얼라인먼트 포스트(13)는, 후의 공정에서 상기 기판(11)에 설치되는 반도체 칩에 접속되는 칩 접속 배선을 패터닝하는 경우의 패터닝 위치의 기준으로서 사용한다. 또, 반도체 칩을 기판 위에 설치하는 경우의 위치의 기준으로도 사용하는 것이 가능하다.
상기 얼라인먼트 포스트(13)는, 예를 들면 세미 어디티브(semi-additive)법에 의한 Cu 전해 도금의 패터닝법에 의해 형성하는 것이 가능하다. 이 경우, 상기 칩 접속 배선 등의 다른 배선 패턴을 형성하는 경우와 같은 재료 및 같은 방법으로 형성하기 때문에, 재료나 설비를 공용하는 것이 가능하여 바람직하다. 또, 얼라인먼트 포스트는 Cu 도금법에 한정되지 않고, 다른 여러가지 재료를 사용하여, 여러가지 방법으로 형성하는 것이 가능하다.
다음에, 도 1(b)에 나타내는 공정에서는 상기 기판(11) 위의, 예를 들면 상기 하지층(12) 위에 반도체 칩(14)을 설치한다. 이 경우, 상기 반도체 칩(14)의 상기 기판(11)에 면하는 측에, 본 도면에서는 도시를 생략하고 있는 접착층을 설치해도 좋고, 해당 접착층은, 예를 들면 테이프 형상의 것(다이어태치 필름;die attach film)이나, 납재료라도 좋다.
또, 상기 반도체 칩(14)에는 도시를 생략하는, 예를 들면 A1으로 이루어지는 전극 패드가 형성되고, 또한 해당 전극 패드에 전기적으로 접속되는 배선 포스트(15)가 해당 반도체칩(14) 위에 기립(起立)하도록 복수 형성되고 있다.
다음에, 도 1(c)에 나타내는 공정에서는, 예를 들면 에폭시 수지로 이루어지는 절연 필름을, 상기 반도체 칩(14), 얼라인먼트 포스트(13), 및 하지층(12)을 덮도록 하여 상기 기판(11) 위에 라미네이트하고, 필요에 따라 누름, 가열을 가하여 절연 필름을 경화시켜 절연층을 형성한다. 또한, 해당 절연층(16)을 플라스마 처리에 의해 애싱하여, 상기 얼라인먼트 포스트(13) 및 상기 배선 포스트(15)의 선단(先端)이 노출하도록 한다. 또, 해당 애싱 후에 디스미어(de-smear) 공정이라 불리는, 애싱 후의 잔류물을 제거하는 산성 용액에 의한 습식 처리를 실시하여도 좋다.
또, 상기 기판(11)의 상기 절연층(16)이 형성되는 면과 반대측의 면에는, 해당 절연층(16)과 같은 재료로 이루어지는 절연층(17)을 형성해도 좋다. 해당 절연층(17)을 형성하는 것으로, 상기 기판(11)에 걸리는 상기 절연층(16)의 응력이 완화되어 상기 기판(11)의 휘어짐을 억제할 수 있다.
다음에, 도 1(d)에 나타내는 공정에서, 후의 Cu 전해 도금 경우의 시드층으 로 되는 Cu 시드층(18)을, 상기 절연층(16), 얼라인먼트 포스트(13), 및 배선 포스트(15)를 덮도록 하여 Cu의 무전해 도금에 의해 형성한다. 또한, 상기 Cu 시드층(18) 위에, Cu 전해 도금에 의한 배선 패턴을 형성하기 위한 레지스트층(19)을 라미네이트한다. 또, 해당 레지스트층(19)은 도포에 의해 형성해도 좋다.
다음에, 도 2(e)에 나타내는 공정에서, 상기 레지스트층(19)의 노광과 현상을 실시하고, 상기 배선 포스트(15)에 접속되는 칩 접속 배선을 패터닝하기 위한, 해당 레지스트층(19)의 패터닝을 실시한다. 이 경우, 해당 레지스트층(19)의 노광은 상기 얼라인먼트 포스트를 노광의 기준 위치로서 사용한다. 이 때문에, 해당 노광은, 예를 들면 상기 반도체 칩(14)에 디바이스를 형성하는 경우에 사용하는 노광 장치와 같은 정밀도를 가지는 스텝퍼 장치에 의해 실시하는 것이 가능해진다. 종래, 이러한 노광을 실시하는 경우에 사용되고 있던 콘택트 얼라이너 등의 노광 장치는 노광 위치의 위치 결정 정밀도가 나빠서, 배선을 형성하는 경우의 접속 불량의 원인이 되고 있었다. 그 때문에, 본 실시예에서는 상기 기판(11) 위에 상기 얼라인먼트 포스트(13)를 설치하고 노광 위치 정밀도를 위한 기준이 되는 인식 마크를 형성하고 있다. 그 때문에, 반도체 웨이퍼에 디바이스를 형성하는, 이른바 앞의 공정에서 사용하는 미세하고 정확한 위치 결정 정밀도를 가지는 스텝퍼 장치를 상기 레지스트(19)의 노광에 사용하는 것이 가능해졌다. 그 때문에, 종래의 콘택트 얼라이너에 비해 노광, 즉 레지스트의 패터닝의 위치 결정 정밀도(얼라인먼트 정밀도)가 양호해지고, 배선의 위치 결정 정밀도(얼라인먼트 정밀도)가 양호해져서, 배선의 접속 불량 등의 결함의 발생을 억제하는 것이 가능해졌다.
또, 상기 얼라인먼트 포스트(13)는 상기 도 1(b)에 나타내는 공정에서, 칩 마운터에 의해, 상기 기판(11) 위에 상기 반도체 칩(14)을 설치하는 경우에 있어서도, 해당 칩마운터의 위치 결정(얼라인먼트)의 기준점으로서 사용하는 것이 가능하고, 반도체 칩을 설치하는 위치 결정 제도를 양호하게 하는 것이 가능하다.
이와 같이, 상기 얼라인먼트 포스트(15)를 사용함으로써, 반도체 칩을 내장한 칩 내장 기판의 배선의 얼라인먼트 정밀도가 양호해지고, 칩을 배치하는 경우에도 해당 얼라인먼트 포스트를 위치 결정의 기준점으로서 사용함으로써, 그 효과는 한층 더 커져, 배선의 접속 결함의 발생 확률을 보다 더 저하시킬 수 있다.
또, 상기 얼라인먼트 포스트(13)는 상기 기판(11) 위의 여러가지 위치에 형성하는 것이 가능하지만, 예를 들면 상기 반도체 칩(14)이 설치되는 근방의 주위에 형성되는 것이 바람직하다.
다음에, 도 2(f)에 나타내는 공정에서, 상기 레지스트(19)의 패터닝된(현상에 의해 제거된) 부분(도 2(e)의 개구부(20))에, 상기 Cu 시드층(18)을 시드층으로 하여, 상기 배선 포스트(15)에 전기적으로 접속되는 칩 접속 배선(21)을 Cu 전해 도금에 의해 형성하고 상기 레지스트(19)의 박리를 실시한다.
다음에, 도 2(g)에 나타내는 공정에서, 상기 칩 접속 배선(21)으로 덮인 부분 이외의 상기 Cu 시드층(18)을 에칭에 의해 제거한다.
다음에, 도 2(h)에 나타내는 공정에서, 상기 절연층(16), 얼라인먼트 포스트(13), 및 상기 칩 접속 배선(21)을 덮도록 땜납 레지스트층(22)을 형성하고, 해당 땜납 레지스트층(22)에 상기 칩 접속 배선(21)으로 통하는 개구부를 설치하고, 해 당 개구부에 면한 상기 칩 접속 배선(21) 위에 Ni/Au 도금층(23)을 형성한다.
또한, 해당 Ni/Au 도금층(23)에 전기적으로 접속되는 땜납볼을 형성한다. 다음에, 필요에 따라, 기판의 다이싱을 실시해 개편화(個片化)하고, 반도체 칩을 내장한 칩 내장 기판을 완성시킨다.
또, 상기 땜납볼(24) 위에는, 필요에 따라, 반도체 칩을 한층 더 접속하는 것이 가능하고, 또, 그 외의 전자 기기, 전자 부품 등을 실장하는 것이 가능하다.
[실시예 2]
다음에, 실시예 1에 기재한 방법을 사용하여 형성된 칩 내장 기판의 단면을 모식적으로 나타낸 일례를 도 3에 나타낸다.
도 3을 참조하면, 본 실시예에 나타내는 칩 내장 기판은, 예를 들면 수지 재료로 이루어지는 기판(111)을 사용하여 형성되어 있고, 해당 기판(111) 위에는 패터닝된 배선층으로 이루어지는 하지층(112)이 형성되어 있다. 상기 하지층(112) 위에는, 예를 들면 필름 등으로 이루어지는 접착층(131)에 의해 기판에 고정되는 반도체 칩(114)이 설치되어 있다.
상기 반도체 칩(114)에는 해당 반도체 칩(114)에 형성된 디바이스에 접속되는, 예를 들면 A1으로 이루어지는 전극 패드(132)가 형성되어 있다. 상기 디바이스가 형성된 면과, 상기 전극 패드(132)를 덮도록, 예를 들면 SiN 등으로 이루어지는 보호층(133)이 형성되고, 또한 보호층(133) 위에는 외부 보호층(134)이 형성되어 있다.
또, 상기 외부 보호층(134) 및 상기 보호층(133)에 형성된 개구부에는 상기 전극 패드(132)에 접속되는, 예를 들면 Cu 도금에 의해 형성된 배선(135)이 형성되어 있다. 또한, 상기 외부 보호층(134) 위에는, 상기 배선(135)에 접속되는 Cu 도금에 의해 패터닝된 배선(136)이 형성되고, 해당 배선(136) 위에는 마찬가지로 Cu 도금에 의해 패터닝된 배선 포스트(115)가 형성되어 있다. 본 실시예에 의한 배선 포스트(115)는 실시예 1에 기재한 배선 포스트(15)에 해당한다.
또, 상기 하지층(112) 위에는, 예를 들면 Cu 도금에 의해 형성되는 얼라인먼트 포스트(113)가 형성되어 있다. 본 실시예에 의한 얼라인먼트 포스트(113)는 실시예 1에 기재한 얼라인먼트 포스트(13)에 해당하고, 같은 기능을 가지며 같은 효과를 나타낸다.
또, 상기 기판(111) 위에는, 상기 하지층(112), 반도체 칩(114), 외부 보호층(134), 및 배선(136)을 덮도록, 또 상기 배선 포스트(115) 및 얼라인먼트 포스트(113)의 주위에, 예를 들면 에폭시로 이루어지는 절연층(116)이 형성되어 있다. 해당 절연층(116)은 실시예 1에 기재한 절연층(16)과 같게 하여 형성하는 것이 가능하다.
또, 상기 절연층(116) 위에는 Cu 도금에 의해 패터닝되어 형성되는 칩 접속 배선(121)이 형성되어 있다. 본 실시예에 의한 칩 접속 배선(121)은 실시예 1에 기재한 칩 접속 배선(21)에 해당하고, 실시예 1에 기재한 해당 칩 접속 배선(21)을 형성한 방법과 같게 하여 형성하는 것이 가능하다.
즉, 상기 절연층(116) 위에 형성한 레지스트층을 상기 얼라인먼트 포스트(113)를 스텝퍼 노광의 기준 위치로서 노광을 실시하고 패터닝하며, 해당 레지스트 의 패터닝을 사용하여 Cu 도금에 의해서 상기 배선(121)을 형성한다. 이 경우, 얼라인먼트 포스트(113)는 실시예 1에 기재한 얼라인먼트 포스트(13)와 같은 효과를 나타내어, 레지스트의 패터닝의 위치 결정 정밀도가 양호해지고, 배선의 위치 결정 정밀도가 양호해져서 배선의 접속 불량 등의 결함의 발생을 억제하는 것이 가능해진다.
또, 실시예 1에 기재한 땜납 레지스트층(22), Ni/Au 도금층(23) 및 땜납볼(24)과 같은 구조의 땜납 레지스트층(122), Ni/Au 도금층(123) 및 땜납볼(124)이 형성되어 칩 내장 기판을 구성하고 있다. 또, 실시예 1의 경우와 마찬가지로, 상기 기판(111)의 상기 절연층(116)이 형성되는 면과 반대측의 면에는 해당 절연층(116)과 같은 재료로 이루어지는 절연층(117)을 형성해도 좋다. 해당 절연층(117)을 형성함으로써, 상기 기판(111)에 걸리는 상기 절연층(116)의 응력이 완화되어 상기 기판(111)의 휘어짐을 억제할 수 있다.
또, 본 실시예에 의한 기판은, 필요에 따라, 예를 들면 라인(137)을 따라서 다이싱되어 개편화된다.
본 실시예에 기재한 얼라인먼트 포스트(113)는, 예를 들면 높이(상기 하지층(112)에 접하는 부분으로부터 상기 절연층(116)의 상단면까지)가 100μm이지만, 이 숫자에 한정되는 것은 아니다.
또, 본 실시예에 의한 얼라인먼트 포스트(113)의 단면은, 예를 들면 한 변을 대략 80μm로 하는 대략 정방형이지만, 이 형상 또는 이 숫자에 한정되는 것은 아니다.
상기 얼라인먼트 포스트는, 스텝퍼 장치의 얼라인먼트에 사용되기 위하여, 스텝퍼 노광의 위치 기준이 되기 위해 인식되는 형상을 가지고 있으면 좋다.
또, 본 실시예에 의한 얼라인먼트 포스트는, 예를 들면 Cu 도금에 의해서 형성되지만, 이에 한정되는 것은 아니고, 여러가지 재료·방법에 의해 형성하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 관하여 설명했지만, 본 발명은 상기의 특정 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재한 요지내에서 여러가지 변형·변경이 가능하다.
[산업상의 이용가능성]
본 발명에 의하면, 반도체 칩을 내장하는 칩 내장 기판의 제조에서, 반도체 칩에 접속되는 배선의 위치 결정 정밀도를 향상시켜, 배선의 접속 불량의 발생을 억제하는 것이 가능해진다.
본 발명에 의하면, 반도체 칩을 내장하는 칩 내장 기판의 제조에 있어서, 반도체 칩에 접속되는 배선의 위치 결정 정밀도를 향상시켜, 배선의 접속 불량의 발생을 억제할 수 있다.

Claims (5)

  1. 기판 위에 반도체 칩을 설치하는 제1 공정과,
    상기 기판 위에 설치된 상기 반도체 칩에 전기적으로 접속되는 칩 접속 배선을 형성하는 제2 공정을 가지는 반도체 칩을 내장하는 칩 내장 기판의 제조 방법으로서,
    상기 제1 공정 전에, 상기 기판 위에 상기 칩 접속 배선의 위치 결정에 사용하는 얼라인먼트 포스트를 형성하는 공정을 가지는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 얼라인먼트 포스트는 상기 칩 접속 배선의 패터닝을 형성하는 레지스트의 스텝퍼 노광의 위치 결정에 사용하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 칩 접속 배선은 상기 반도체 칩 위에 형성된 절연층 위에 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 얼라인먼트 포스트는 상기 반도체 칩을 상기 기판 위에 설치하는 경우의 위치 결정에 사용하는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 얼라인먼트 포스트는 Cu 도금에 의해 형성되는 것을 특징으로 하는 칩 내장 기판의 제조 방법.
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