TWI549235B - 封裝結構及其製法與定位構形 - Google Patents

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TWI549235B
TWI549235B TW103122955A TW103122955A TWI549235B TW I549235 B TWI549235 B TW I549235B TW 103122955 A TW103122955 A TW 103122955A TW 103122955 A TW103122955 A TW 103122955A TW I549235 B TWI549235 B TW I549235B
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戴瑞豐
黃曉君
盧俊宏
許習彰
陳仕卿
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矽品精密工業股份有限公司
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Description

封裝結構及其製法與定位構形
本發明係有關一種封裝結構之製法，尤指一種定位構形與具定位功能之封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging,WLP)的技術。
如第1A至1F圖，係為習知晶圓級扇出型(Fan-out)半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，形成一熱化離型膠層(thermal release tape)11於一承載件10上。
接著，置放複數半導體元件12於該熱化離型膠層11上，該些半導體元件12具有相對之主動面12a與非主動面12b，各該主動面12a上均具有複數電極墊120，且各該主動面12a黏著於該熱化離型膠層11上。
如第1B圖所示，以壓合方式形成一封裝膠體13於該熱化離型膠層11上，以包覆該半導體元件12。
如第1C及1C’圖所示，將另一承載件10’設於該封裝膠體13上，再進行烘烤製程以硬化該封裝膠體13，而同時該熱化離型膠層11因受熱後會失去黏性，故可一併移除該熱化離型膠層11與該承載件10，以外露該半導體元件12之主動面12a。接著，於該封裝膠體13之表面上繪示複數定位符號K,X,Y，如十字形，其位置係位於該半導體元件12之周圍，圖示僅簡略繪示部分定位符號K,X,Y，並未全部繪示定位符號。
如第1D至1E圖所示，進行線路重佈層(Redistribution layer,RDL)製程，係使用曝光顯影對位技術形成光阻開口區(圖略)，再於該光阻開口區中形成複數線路重佈層14a,14b於該封裝膠體13與該半導體元件12之主動面12a上，之後移除該光阻。其中，各該線路重佈層14a,14b係具有相疊之介電部140與線路部141，且該線路部141係具有位於該該介電部140中之導電盲孔部142，以電性連接該電極墊120。
當置放該些半導體元件12於該熱化離型膠層11上及壓合該封裝膠體13時，容易造成該些半導體元件12位移，故曝光對位方式係於先前製程所製作之定位符號K,X,Y作為曝光機對位標靶(如第1C圖所示)，以準確連結各該線路重佈層14a,14b之上、下位置，而令各該線路重佈層14a,14b藉由其導電盲孔部142能電性連接至該電極墊120，以避免受該些半導體元件12之偏移而影響該導電盲孔部142之對位連接之準確度。
如第1F圖所示，形成一絕緣保護層15於該線路重佈層14b上，且該絕緣保護層15藉由曝光顯影對位技術(如第1C圖所示之定位符號K”)外露該線路部141之部分表面，以供結合如銲球之導電元件16。之後沿切割路徑S進行切單製程，以獲取複數個半導體封裝件1。
惟，習知半導體封裝件1之製法中，當使用上述曝光對位技術時，因曝光機讀取各層光阻之定位符號K,K’,K”,X,Y時容易受如該線路部141之金屬材之干擾，而不易進行判讀，導致各層間容易產生對位誤差，故當該線路重佈層14a,14b之層數越多時，該對位誤差越大，致使越上層之導電盲孔部142越不易準確連結下層之線路部141。
再者，由於該線路重佈層14a,14b之層數越多，各層之對位誤差(即偏移量)逐漸累積，如第1F’圖所示，每一疊層曝光對位將造成每一半導體封裝件1之對位偏移量累加，例如，三層疊層(絕緣保護層15與兩線路重佈層14a,14b)則為三個對位偏移量e之和，即原先預定面積範圍L與各層偏移量e之和係為最終面積範圍(即L+6e)，故該半導體封裝件1之體積會大幅增加，且該半導體封裝件1於切割製程時之路徑將因縮小而增加切單困難度，並使該承載件10所能擺放之半導體元件12之數量減少，即該承載件10之利用率下降。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝結構之製法，係包括：提供一具有相對之第一表面與第二表面的基部，該基部中埋設有至少一電子元件，且位於該電子元件周圍係設有至少一定位單元，該定位單元係相對該第一表面突起、齊平或為兩者之組合者，又該電子元件具有相對之主動面與非主動面，該主動面上並具有複數電極墊；以及形成至少一線路層於該基部之第一表面與該電子元件上，且該線路層藉由該定位單元對位連接該電子元件。
前述之製法中，形成該線路層之製程係包括形成阻層於該基部之第一表面、定位單元與該電子元件上；形成複數開口區於該阻層上，以令該開口區對應該電子元件，且利用該定位單元以定位該些開口區；形成該線路層於該些開口區中；以及移除該阻層。
前述之製法中，復包括於形成該線路層後，進行切單製程，以移除該定位單元。
本發明復提供一種定位構形，係包括：一基部，係具有相對之第一表面與第二表面；以及至少一定位單元，係接觸該基部且相對該第一表面突起、齊平或為兩者之組合者。因此，本發明亦提供一種封裝結構，係包括：至少一前述之定位構形；以及至少一電子元件，係埋設於該基部中，且該電子元件具有相對之主動面與非主動面，該主動面上具有複數電極墊。
前述之封裝結構中，復包括至少一線路層，係形成於該基部之第一表面與該電子元件上，且該線路層藉由該定位單元以對位連接該電子元件。
前述之封裝結構及其製法中，該線路層係包含介電部與結合該介電部之線路部，且該電子元件之主動面外露於該基部之第一表面，使各該電極墊電性連接該線路層。又該電子元件係為主動元件、被動元件或二者之組合。
前述之封裝結構及其製法中，形成該定位單元之材質係包含金屬材或非金屬材。
前述之封裝結構及其製法中，該定位單元相對該第一表面突起時，該線路層於對應該定位單元之位置形成有非平整部，使該線路層藉由該定位單元對位連接該電子元件。
前述之封裝結構及其製法中，該定位單元齊平於該第一表面時，形成該定位單元與該基部之材質係不同，使該線路層藉由該定位單元對位連接該電子元件。
前述之封裝結構及其製法中，該定位單元係為自該第一表面突起之塊體。例如，該些定位單元係部分嵌埋於該基部之第一表面下。
前述之封裝結構及其製法中，該定位單元係為表面齊平該第一表面之塊體。
前述之封裝結構及其製法中，該定位單元具有接觸該基部之定位本體與設於該定位本體上之定位部。
依上述，該定位本體係為自該第一表面突起之塊體。
依上述，該定位本體係部分嵌埋於該基部之第一表面 下。
依上述，該定位本體係埋入該基部中且相對該第一表面齊平，該定位部係為自該第一表面凹下之開口，且該開口係蝕刻該定位本體而形成者。例如，形成該定位單元之製程係包括：提供一具有開口之定位本體；以及將該定位本體嵌埋於該基部之第一表面下，且該開口外露於該第一表面，使該開口自該第一表面凹下。
依上述，該定位本體係為金屬塊或非金屬塊，且該定位部係為至少一定位墊。形成該定位墊之材質係為金屬材、絕緣材、半導體材或至少任二者之組合。
由上可知，本發明之封裝結構及其製法與定位構形，係藉由相較於基部表面突起、齊平或為兩者之組合者的定位單元之設計，使製作多層線路層時，可利用該定位單元而形成複數開口區於阻層上，以令該開口區對應該電子元件，且對位設備易於偵測該些定位單元之位置，故每一線路層可於相同位置進行對位，以避免發生種種習知的問題。
1‧‧‧半導體封裝件
10,10’,40‧‧‧承載件
11‧‧‧熱化離型膠層
12‧‧‧半導體元件
12a,22a‧‧‧主動面
12b,22b‧‧‧非主動面
120,220‧‧‧電極墊
13‧‧‧封裝膠體
14a,14b‧‧‧線路重佈層
140,41‧‧‧介電部
141,44‧‧‧線路部
142,242‧‧‧導電盲孔部
15,25‧‧‧絕緣保護層
16,26‧‧‧導電元件
2,2’,2b,3,4,7‧‧‧封裝結構
20‧‧‧封裝體
21,21’,21”,21b,31,31’,31”,31a,51,51’‧‧‧定位單元
22‧‧‧電子元件
23‧‧‧基部
23a‧‧‧第一表面
23b‧‧‧第二表面
24a‧‧‧第一線路層
24b‧‧‧第二線路層
240‧‧‧第一介電部
241‧‧‧第一線路部
243,243a,243b,340,340’‧‧‧非平整部
24b‧‧‧第二線路層
240’‧‧‧第二介電部
241’‧‧‧第二線路部
310,310’‧‧‧定位部
310”‧‧‧開口
311‧‧‧定位本體
34a,34b‧‧‧線路層
400‧‧‧結合層
42‧‧‧晶種層
43‧‧‧光阻層
430‧‧‧開口區
510‧‧‧定位墊
S‧‧‧切割路徑
K,K’,K”,X,Y‧‧‧定位符號
L‧‧‧預定面積範圍
e‧‧‧偏移量
第1A至1F圖係為習知半導體封裝件之製法之剖面示意圖；其中，第1C’圖係第1C圖之上視圖，第1F’圖係第1F圖之局部上視圖；第2A至2C-1圖係為本發明之封裝結構之製法之第一實施例之剖面示意圖；其中，第2A’及2A”圖係為第2A圖之不同實施例之上視圖，第2C-2至2C-3圖係為第2C-1圖之不同實施例； 第2D圖係為本發明之封裝結構之後續製程之剖面示意圖；第3A至3E圖係為本發明之封裝結構之製法之第二實施例的剖面示意圖；第4A至4D圖係為本發明之封裝結構之製法之第三實施例的剖面示意圖；其中，第4A’圖係為第4A圖之不同方式；第5-1至5-6圖係為本發明之定位構形之不同態樣之局部放大剖面示意圖；第6及6’圖係為本發明之定位構形之定位部之不同態樣之上視平面示意圖；以及第7圖係為本發明之封裝結構之製法之第四實施例的剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如 “上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C-1圖係為本發明之封裝結構2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一封裝體20，該封裝體20具有一基部23、埋設於該基部23中之複數電子元件22、及形成於該基部23上且位於該電子元件22周圍之複數定位單元21，該基部23具有相對之第一表面23a與第二表面23b，且該些定位單元21係凸出該第一表面23a。
於本實施例中，該基部23與該些電子元件22之製程可參考習知技術第1A至1C圖之製程(第2A圖中省略承載件)，之後再將四個塊體形成於該基部23之第一表面23a之角落上以作為定位單元21(如第2A’圖所示)，藉以完成該封裝體20之製作。具體地，該定位單元21之數量需至少一個，以利於校正該電子元件22之位置及後續製程中之線路之對位，且該定位單元21之形狀可為圓形、十字形、方形、荾形等各種形狀之塊體，並無特別限制。
再者，形成該定位單元21之材質係包含金屬材或非金屬材，且形成該基部23之材質係為絕緣材，例如，陶瓷、介電材、乾膜型(Dry Film Type)環氧樹脂(Epoxy)或流體狀環氧樹脂、或為有機材質，如ABF(Ajinomoto Build-up Film)樹脂、乾膜(Dry Film)高分子材質等。
又，該電子元件22具有相對之主動面22a與非主動面22b，該主動面22a上具有複數電極墊220，且該主動面22a外露於該基部23之第一表面23a。
另外，該電子元件22係為半導體元件或被動元件，且該電子元件22與該定位單元21可排列成陣列，如矩形陣列(如第2A’圖所示)或圓形陣列(如第2A”圖所示)。
如第2B圖所示，進行線路重佈層(Redistribution layer,RDL)之製程，以形成一第一線路層24a於該基部23之第一表面23a與該電子元件22之主動面22a上，且該第一線路層24a於對應該些定位單元21之位置形成有隆起之非平整部243a，使該第一線路層24a藉由該定位單元21以對位連接該電子元件22。
於本實施例中，該第一線路層24a係包含第一介電部240與嵌埋於該第一介電部240之第一線路部241，該第一介電部240係形成於該基部23之第一表面23a上，且該第一線路部241係電性連接該電子元件22之電極墊220。
具體地，形成線路層之製程係包含：a、圖形化介電層(即形成該第一介電部240)；b、濺鍍晶種層(seed layer)(圖略)於介電層上；c、形成光阻層(圖略)於該晶種層上，並圖形化該光阻層；d、電鍍一銅層於該晶種層上，以形成該第一線路部241；e、移除該光阻層及其下之晶種層。
因此，當圖形化該光阻層之前，需先利用該定位單元21進行曝光前對位，以定義該光阻層之圖形。若形成N層線路層(N≧1)，則需重覆步驟a至e，故需曝光對位N 次，以定義出N個圖形化光阻層。
再者，本發明之製法於進行對位時，並不限以四個角落之定位單元21之對位方式，亦可於不同位置之定位單元進行對位。
如第2C-1圖所示，進行另一線路重佈層(Redistribution layer,RDL)之製程，以形成一第二線路層24b於該第一線路層24a上，且該第二線路層24b於對應該些非平整部243a之位置形成有隆起之非平整部243b，使該第二線路層24b藉由該非平整部243b以對位連接該第一線路層24a，而製成複數具有定位功能之封裝結構2。
於本實施例中，該第二線路層24b係包括相疊之第二介電部240’與第二線路部241’，該第二介電部240’係形成於該第一介電部240上，且該第二線路部241’係具有位於該該第二介電部240’中之導電盲孔部242以電性連接該第一線路部241，並令該電子元件22得以電性導通至該第二線路層24b。
接著，形成一絕緣保護層25於該第二線路層24b上，且該絕緣保護層25外露該第二線路部241’之部分表面，俾供形成複數如銲球(即植球製程)之導電元件26於其上。
於另一實施例中，如第2C-2圖所示之封裝結構2’，該些定位單元21’亦可部分嵌埋於該基部23之第一表面23a下。
於另一實施例中，如第2C-3圖所示之封裝結構2b，該定位單元21b之表面係相對該第一表面23a齊平。具體 地，該定位單元21b係埋入該第一表面23a下之塊體，且該塊體之表面係齊平該第一表面23a。
本發明之製法中，主要藉由該些定位單元21,21’相對該基部23之第一表面23a突起，以當製作圖案化線路層時，雖然介電材表面不透光，但仍可利用該些定位單元21,21’之凸起狀作為曝光對位之標靶，故曝光機藉由高低差對比對位之判獨，仍可有效讀取曝光對位標靶。
再者，當進行多層線路製作時，每一層均會產生對應該定位單元21,21’之非平整部243a,243b，使每一層之光阻係於相同位置處進行對位，因而不會引起對位偏移量累加之問題，故能避免封裝件體積增加、增加封裝件之切單困難度、及載體利用率下降等問題。
另外，當該些定位單元21b完全嵌埋於該基部23之第一表面23a下時(即該定位單元21b相對該第一表面23a齊平時)，可藉由該基部23與該些定位單元21b之材質不同，使曝光機讀取不同之材質，以作為定位點之判斷。
如第2D圖所示，沿如第2C-1、2C-2或2C-3圖所示之切割路徑S進行切單製程，以移除各該定位單元21,21’,21b與該非平整部243a,243b，而獲取複數個封裝單元。
第3A至3E圖係為本發明之封裝結構3之製法之第二實施例的剖面示意圖。本實施例之定位單元31係具有一定位本體311與設於該定位本體311上之至少一定位部310，且可將該定位單元31與該些電子元件22進行相同製程以 一同嵌埋於該基部23中。
如第3A圖所示，置放至少一定位單元31與該電子元件22於該承載件40之結合層400上。
於本實施例中，該定位本體311可為無電性功能之仿晶粒(dummy die)或為具特定功能之半導體晶粒，且該定位本體311上具有一作為該定位部310之定位墊，以令該定位部310埋入該結合層400。
再者，形成該定位部310之方式係為電鍍鋁材、電鍍銅材、塗佈後蝕刻金屬材、微影黃光如聚醯亞胺(Polyimide，簡稱PI)之絕緣材、半導體材或上述任二者之組合。
又，該定位本體311與定位部310之材質可為相同或不相同。
如第3B圖所示，形成該基部23於該結合層400上，以包覆該定位本體311與該電子元件22。
如第3C圖所示，移除該結合層400與該承載件40，以外露該電子元件22之主動面22a，且該定位本體311之表面與該基部23之第一表面23a齊平，而該定位部310凸出該基部23之第一表面23a。
如第3D圖所示，於該基部23之第一表面23a圖形化一介電部41，再濺鍍一晶種層42於該介電部41上。接著，形成一光阻層43於該晶種層42上，並圖形化該光阻層43，使該光阻層43形成有複數開口區430，且該些開口區430可連通至該電子元件22之電極墊220。
如第3E圖所示，利用該晶種層42電鍍銅材於該些開口區430中以形成一線路部44，再移除該光阻層43及其下之晶種層42，令該介電部41與該線路部44作為線路層34a。當形成該線路層34a時，該線路層34a於對應該定位部310之位置會形成隆起之非平整部340。
再者，可於製作該線路部44時，形成金屬材於該定位部310上。因此，該定位部310上方之結構可為金屬材、介電材或其二者之組合。
第4A至4D圖係為本發明之封裝結構4之製法之第三實施例的剖面示意圖。本實施例與第二實施例之差異在於該定位部係為開口310”，使該定位單元31”相對該第一表面23a凹下，且該開口310”之形狀可為四邊形、圓形、橢圓形或其它各式幾何圖形，但無任何限制。
如第4A圖所示，置放該定位本體311與該電子元件22於該承載件40之結合層400上。
如第4B圖所示，形成該基部23於該結合層400上，以包覆該定位本體311與該電子元件22。
如第4C圖所示，移除該結合層400與該承載件40，以外露該電子元件22之主動面22a，且該定位本體311之表面與該基部23之第一表面23a齊平。
如第4D圖所示，蝕刻該定位本體311之表面以形成該開口310”，使該開口310”外露於該第一表面23a。之後，當形成該線路層34a,34b時，該線路層34a,34b於對應該開口310”之位置會形成凹陷之非平整部340’，如第 5-4圖所示。
又，如第4A’圖所示，於其它方式中，於使用該具有開口310”之定位單元31”(即塊體)時，可將該定位單元31”與該些電子元件22進行相同製程以一同嵌埋於該基部23中，即設置具有該開口310”之定位單元31”與該電子元件22於該承載件40之結合層400上，以當移除該結合層400與該承載件40後，該開口310”直接外露於該第一表面23a，使該開口310”自該第一表面23a凹下。
於第二實施例中，該定位部310係位於該定位本體311上方，如第5-1圖所示；或者，該定位部310’部分嵌入該定位本體311中，如第5-2圖所示之定位單元31’。
再者，該定位部310之表面亦可與該基部23之第一表面23a齊平，如第5-3圖所示之定位單元31a。
又，該定位單元31”之定位部係為自該第一表面23a凹下之開口310”，使該定位單元31”相對該第一表面23a凹下，如第5-4圖所示。
另外，依據第5-1及5-4圖，可改良出多種定位構形之形式。如第5-5圖所示，該定位單元51上具有由相連之定位墊510與開口310”所構成之定位部；如第5-6圖所示，該定位單元51’上具有由分離之定位墊510與開口310”所構成之定位部。
由上可知，第二與第三實施例之定位本體311之佈設位置可參考第一實施例之定位單元21,21’,21b之佈設位置。
再者，第二與第三實施例之定位部310或開口310”之位置係位於該定位本體311之表面中心處，如第6圖所示；但該定位部310或開口310”之位置亦可位於該定位本體311之非中心處，如第6’圖所示。
又，單一定位本體上311不限於僅有一個定位墊，亦可依需求而有複數個定位墊(如第5-5圖所示)，且該定位墊之墊面形狀可為四邊形、圓形、橢圓形或其它各式幾何圖形，但無任何限制。
另外，於其它實施例中，該定位本體311亦可為金屬塊狀、或如陶瓷、介電材之絕緣塊，並不限於半導體材。
第7圖係為本發明之封裝結構7之製法之第四實施例的剖面示意圖。本實施例係為第一實施例之應用，係於封裝結構7中設置不同形式之定位單元。
如第7圖所示，該封裝結構7係具有自該第一表面23a凸出之定位單元21與自該第一表面23a凹下之定位單元21”。於其它實施例中，亦可參考第2C-1至2C-3圖及第5-1至5-6圖之各種定位單元進行組合變化。
本發明提供一種定位構形，係包括：一具有相對之第一表面23a與第二表面23b的基部23、以及接觸該基部23之至少一定位單元21,21’,21”,21b,31,31’,31”,31a,51,51’。再者，亦提供一種封裝結構2,2’,2b,3,4,7，係包括所述之定位構形、以及埋設於該基部23中之至少一電子元件22。
所述之電子元件22係具有相對之主動面22a與非主動 面22b，該主動面22a上具有複數電極墊220，且該電子元件22之主動面22a外露於該基部23之第一表面23a。再者，該電子元件22係為半導體元件、被動元件或二者之組合。
所述之定位單元21,21’,21”,21b,31,31’,31”,31a,51,51’係位於該電子元件22周圍並相對該第一表面23a突起、齊平或為兩者之組合者，且該定位單元21,21’,21”,21b,31,31’,31”,31a,51,51’係包含金屬材或非金屬材。
於一實施例中，該定位單元21,21’係為自該第一表面突起之塊體。另外，該定位單元21’係部分嵌埋於該基部23之第一表面23a下。
於一實施例中，該定位單元21b,21”係為完全埋入該第一表面23a下之塊體，且該定位單元21b,21”之表面係齊平該第一表面23a。
於一實施例中，所述之封裝結構2,2’,2”復包括第一與第二線路層24a,24b，係形成於該基部23之第一表面23a與該電子元件22之主動面22a上，且該第一與第二線路層24a,24b藉由該定位單元21,21’,21”,21b以對位連接該電子元件22。再者，該第一與第二線路層24a,24b係包含第一與第二介電部240,240’、及結合該第一與第二介電部240,240’之第一與第二線路部241,241’，且該第一與第二線路部241,241’電性連接該電子元件22。
因此，當該定位單元21,21’,31”係相對該第一表面 23a突起時，該第一與第二線路層24a,24b於對應該定位單元21,21’,31”之位置形成有非平整部243a,243b,340’，使該第一與第二線路層24a,24b藉由該定位單元21,21’,31”對位連接該電子元件22。
或者，該定位單元21b係相對該第一表面23a齊平時，藉由該定位單元21b與該基部23之材質不同，使該第一與第二線路層24a,24b藉由該定位單元21b對位連接該電子元件22。
於一實施例中，所述之封裝結構3,4中，該定位單元31,31’,31”,31a,51,51’具有定位本體311與設於該定位本體311上之定位部310,310’,310”，該定位本體311係為金屬塊或非金屬塊。
所述之定位本體311係為自該第一表面23a突起之塊體、部分嵌埋於該基部23之第一表面23a下、或埋入該基部23中且相對該第一表面23a齊平。
所述之定位部310,310’係為至少一定位墊，且形成該定位墊之材質係為金屬材、絕緣材、半導體材或任二者之組合。或者，該定位部係為自該第一表面23a凹下之開口310”。
綜上所述，本發明之封裝結構及其製法與定位構形，係藉由在該基部上形成突起、齊平或兩者之組合的定位單元，使製作各層線路層時，每一層之光阻層係於相同位置進行對位以曝光形成開口區，故能避免對位偏移量累加之問題，且能使線路有效電性連接該電子元件。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝結構
21‧‧‧定位單元
22‧‧‧電子元件
23‧‧‧基部
24a‧‧‧第一線路層
24b‧‧‧第二線路層
241‧‧‧第一線路部
243a,243b‧‧‧非平整部
24b‧‧‧第二線路層
240’‧‧‧第二介電部
241’‧‧‧第二線路部
25‧‧‧絕緣保護層
26‧‧‧導電元件
S‧‧‧切割路徑

Claims (41)

  1. 一種封裝結構之製法，係包括：提供一具有相對之第一表面與第二表面的基部，該基部中埋設有至少一電子元件，且位於該電子元件周圍係設有至少一定位單元，該定位單元係相對該第一表面突起、齊平或為兩者之組合者，又該電子元件具有相對之主動面與非主動面，該主動面上並具有複數電極墊；以及形成至少一線路層於該基部之第一表面與該電子元件上，且該線路層藉由該定位單元對位連接該電子元件。
  2. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定位單元具有接觸該基部之定位本體與設於該定位本體上之定位部。
  3. 如申請專利範圍第2項所述之封裝結構之製法，其中，該定位本體係為自該第一表面突起之塊體。
  4. 如申請專利範圍第3項所述之封裝結構之製法，其中，該定位本體係部分嵌埋於該基部之第一表面下。
  5. 如申請專利範圍第2項所述之封裝結構之製法，其中，該定位本體係埋入該基部中且齊平於該第一表面。
  6. 如申請專利範圍第5項所述之封裝結構之製法，其中，該定位部係為自該第一表面凹下之開口。
  7. 如申請專利範圍第6項所述之封裝結構之製法，其中，該開口係蝕刻該定位本體而形成者。
  8. 如申請專利範圍第6項所述之封裝結構之製法，其中，形成該定位單元之製程係包括：提供一具有開口之定位本體；以及將該定位本體嵌埋於該基部之第一表面下，且該開口外露於該第一表面，使該開口自該第一表面凹下。
  9. 如申請專利範圍第2項所述之封裝結構之製法，其中，該定位本體係為金屬塊或非金屬塊。
  10. 如申請專利範圍第2項所述之封裝結構之製法，其中，該定位部係為至少一定位墊。
  11. 如申請專利範圍第2項所述之封裝結構之製法，其中，形成該定位部之材質係為金屬材、絕緣材、半導體材或其至少任二者之組合。
  12. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定位單元係為自該第一表面突起之塊體。
  13. 如申請專利範圍第11項所述之封裝結構之製法，其中，該定位單元係部分嵌埋於該基部之第一表面下。
  14. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定位單元係為表面齊平該第一表面之塊體。
  15. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該線路層之製程係包括：形成阻層於該基部之第一表面、定位單元與該電子元件上；形成複數開口區於該阻層上，以令該開口區對應該電子元件，且利用該定位單元以定位該些開口區； 形成該線路層於該些開口區中；以及移除該阻層。
  16. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該定位單元之材質係包含金屬材或非金屬材。
  17. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定位單元相對該第一表面突起時，該線路層於對應該定位單元之位置形成有非平整部，使該線路層藉由該定位單元對位連接該電子元件。
  18. 如申請專利範圍第1項所述之封裝結構之製法，其中，該定位單元相對該第一表面齊平時，該定位單元與該基部之材質不同，使該線路層藉由該定位單元對位連接該電子元件。
  19. 如申請專利範圍第1項所述之封裝結構之製法，其中，該電子元件之主動面係外露於該基部之第一表面，使各該電極墊電性連接該線路層。
  20. 如申請專利範圍第1項所述之封裝結構之製法，其中，該電子元件係為主動元件、被動元件或其二者之組合。
  21. 如申請專利範圍第1項所述之封裝結構之製法，其中，該線路層係包含介電部與結合該介電部之線路部，且該線路部電性連接該電子元件之電極墊。
  22. 如申請專利範圍第1項所述之封裝結構之製法，復包括於形成該線路層後，進行切單製程，以移除該定位單元。
  23. 一種定位構形，係包括： 一基部，係具有相對之第一表面與第二表面；以及至少一定位單元，係接觸地嵌埋於該基部中且相對該第一表面齊平。
  24. 一種定位構形，係包括：一基部，係具有相對之第一表面與第二表面；以及至少一定位單元，係接觸該基部，其中，該定位單元具有接觸該基部之定位本體與設於該定位本體上之定位部。
  25. 如申請專利範圍第24項所述之定位構形，其中，該定位本體係為自該第一表面突起之塊體。
  26. 如申請專利範圍第25項所述之定位構形，其中，該定位本體係部分嵌埋於該基部之第一表面下。
  27. 如申請專利範圍第24項所述之定位構形，其中，該定位本體係埋入該基部中且齊平該第一表面。
  28. 如申請專利範圍第27項所述之定位構形，其中，該定位部係為自該第一表面凹下之開口。
  29. 如申請專利範圍第24項所述之定位構形，其中，該定位本體係為金屬塊或非金屬塊。
  30. 如申請專利範圍第24項所述之定位構形，其中，該定位部係為至少一定位墊。
  31. 如申請專利範圍第24項所述之定位構形，其中，形成該定位部之材質係為金屬材、絕緣材、半導體材或其 至少任二者之組合。
  32. 如申請專利範圍第23或24項所述之定位構形，其中，形成該定位單元之材質係包含金屬材或非金屬材。
  33. 一種封裝結構，係包括：至少一定位構形，係具有一基部及設於該基部上之至少一定位單元；以及至少一電子元件，係埋設於該基部中，且該電子元件具有相對之主動面與非主動面，該主動面上並具有複數電極墊。
  34. 如申請專利範圍第33項所述之封裝結構，其中，形成該定位單元之材質係包含金屬材或非金屬材。
  35. 一種封裝結構，係包括：至少一如申請專利範圍第23至32項中任一者之定位構形；以及至少一電子元件，係埋設於該基部中，且該電子元件具有相對之主動面與非主動面，該主動面上並具有複數電極墊。
  36. 如申請專利範圍第33或35項所述之封裝結構，其中，該電子元件之主動面係外露於該基部之第一表面。
  37. 如申請專利範圍第33或35項所述之封裝結構，其中，該電子元件係為主動元件、被動元件或其二者之組合。
  38. 如申請專利範圍第33或35項所述之封裝結構，復包括至少一線路層，係形成於該基部之第一表面與該電子元件上，且該線路層藉由該定位單元對位連接該電子 元件。
  39. 如申請專利範圍第38項所述之封裝結構，其中，該線路層係包含介電部與結合該介電部之線路部，且該線路部電性連接該電子元件之電極墊。
  40. 如申請專利範圍第38項所述之封裝結構，其中，該定位單元係相對該第一表面突起時，該線路層於對應該定位單元之位置形成有非平整部，使該線路層藉由該定位單元對位連接該電子元件。
  41. 如申請專利範圍第38項所述之封裝結構，其中，該定位單元係相對該第一表面齊平時，該定位單元與該基部之材質不同，使該線路層藉由該定位單元對位連接該電子元件。
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