KR102508551B1 - 웨이퍼 레벨 패키지 및 제조 방법 - Google Patents

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Abstract

보호 웨이퍼의 표면에 얼라인 마크(align mark)를 형성하고, 얼라인 마크를 기준으로 반도체 다이들을 나란히 정렬시켜 실장하고, 감광성 유전층을 형성하고, 평탄화 처리한 후, 감광성유전층의 일부 영역을 직접적으로 노광(exposure) 및 현상(development)하여 오프닝부(opening portion)들을 형성한다. 오프닝부들을 통해 반도체 다이에 전기적으로 접속되는 재배선(RDL)층을 형성한 후, 재배선층에 전기적으로 접속되는 외측 접속 단자들을 형성하는 웨이퍼 레벨 패키지 제조 방법 및 이에 따른 패키지 구조를 제시한다.

Description

웨이퍼 레벨 패키지 및 제조 방법{Wafer level package and method for manufacturing the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 팬 아웃 웨이퍼 레벨 패키지(fan out wafer level package) 및 제조 방법 에 관한 것이다.
전자 기기들에 요구되는 반도체 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 기판에 집적되어 반도체 칩(chip) 또는 다이(die) 형태의 제품으로 구현될 수 있다. 반도체 패키지는 전자 회로 요소 또는 반도체 칩 등을 물리적인 손상이나 외부 환경의 충격으로부터 보호하도록 구비될 수 있다. 반도체 패키지는 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 제품에 채용될 수 있다. 스마트 폰(smart phone)과 같은 전자 제품의 경량 및 소형화에 따라 반도체 패키지 또한 얇은 두께의 제품이 요구되고 있다.
반도체 패키지를 구성하는 반도체 기판이 보다 얇은 두께를 가지도록 요구됨에 따라, 패키지 공정을 수행하는 과정에서 반도체 기판 또는 반도체 패키지가 휘는 워피지(warpage) 현상을 개선하는 방안이 다각도로 연구되고 있다. 또한, 반도체 패키지의 크기가 작아지고 있고 반도체 패키지에 보다 많은 수의 접속 단자들이 요구되고 있어, 접속 단자인 패드(pad)의 크기(size)를 줄여 보다 미세한 피치(fine pitch)를 가지도록 노력하고 있다.
본 출원은 워피지(warpage) 현상을 억제할 수 있는 웨이퍼 레벨 패키지 구조를 제시하고자 한다.
본 출원은 워피지(warpage) 현상을 억제할 수 있는 웨이퍼 레벨 패키지 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 보호 웨이퍼의 제1표면에 얼라인 마크(align mark)를 형성하는 단계; 상기 보호 기판의 제1표면 상에 상기 얼라인 마크를 기준으로 정렬되도록 반도체 다이들을 나란히 실장하는 단계; 제1감광성 유전 필름(film)을 상기 보호 웨이퍼에 부착하여 상기 반도체 다이들을 매립하는 제1감광성 유전층을 형성하는 단계; 상기 제1감광성 유전층의 표면을 평탄화하는 평탄화 처리 단계; 상기 제1감광성유전층의 일부 영역을 직접적으로 노광(exposure)하는 단계; 상기 노광된 제1감광성유전층을 현상(development)하여 상기 반도체 다이들의 표면 일부를 노출하는 오프닝부(opening portion)들을 형성하는 단계; 상기 제1감광성유전층의 상면 표면에 상기 오프닝부들을 통해 상기 반도체 다이에 전기적으로 접속되는 재배선(Redistribution Layer;RDL)층을 형성하는 단계; 상기 재배선층을 덮는 제2유전층을 형성하는 단계; 상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들을 형성하는 단계; 및 상기 보호 웨이퍼의 두께를 줄이는 박막화(thinning) 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 보호 웨이퍼의 제1표면 상에 전자기간섭 제1차폐층을 형성하는 단계; 상기 제1차폐층 상에 반도체 다이들을 나란히 실장하는 단계; 상기 반도체 다이들을 덮도록 제1감광성 유전 필름(film)을 상기 보호 웨이퍼에 합지(lamination)하여 제1감광성 유전층을 형성하는 단계; 상기 제1감광성 유전층에 상기 반도체 다이들의 표면 일부를 노출하는 오프닝부(opening portion) 및 상기 제1차폐층의 표면 일부를 노출하는 트렌치(trench) 홈들을 형성하는 단계; 상기 트렌치 홈에 의해 노출되는 상기 제1감광성 유전층의 노출된 측면을 덮는 전자기간섭 제2차폐층을 형성하고, 상기 제1감광성 유전층의 상면 표면에 상기 오프닝부를 통해 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층을 형성하는 단계; 상기 제2차폐층 및 상기 재배선층을 덮는 제2유전층을 형성하는 단계; 및 상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조 방법을 제시한다.
본 출원의 일 관점은, 보호 웨이퍼의 제1표면에 배치된 얼라인 마크(align mark); 상기 얼라인 마크로부터 일정 간격 이격된 위치에 배치된 반도체 다이; 상기 반도체 다이를 덮고 평탄한 상면을 가지는 제1감광성 유전층; 상기 제1감광성 유전층의 상면을 덮는 제2유전층; 상기 제1감광성 유전층의 상면과 상기 제2유전층과의 사이 계면에 위치하고 상기 제1감광성 유전층의 일부 영역을 관통하여 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층; 및 상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들;을 포함하는 웨이퍼 레벨 패키지를 제시할 수 있다.
본 출원의 일 관점은, 보호 웨이퍼의 제1표면 상을 덮는 전자기간섭 제1차폐층; 상기 제1차폐층 상에 실장된 반도체 다이; 상기 반도체 다이를 덮고 측면 및 상면을 가지는 제1유전층; 상기 제1유전층의 측면 및 상면을 덮는 제2유전층; 상기 제1유전층의 측면을 덮도록 상기 제2유전층과 상기 제1유전층의 측면 사이 계면에 위치하는 전자기간섭 제2차폐층; 상기 제1유전층의 상면과 상기 제2유전층과의 사이 계면에 위치하고 상기 제1유전층의 일부를 관통하여 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층; 및 상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들;을 포함하는 웨이퍼 레벨 패키지를 제시할 수 있다.
본 출원의 실시예들에 따르면, 워피지(warpage) 현상을 억제할 수 있는 웨이퍼 레벨 패키지 구조를 제시할 수 있다.
본 출원은 워피지(warpage) 현상을 억제할 수 있는 웨이퍼 레벨 패키지 제조 방법을 제시하고자 한다.
도 1 내지 도 3은 웨이퍼 레벨 패키지 제조 과정에서의 다이 이동(die shift)에 따른 불량을 보여주는 단면도들이다.
도 4 및 도 5는 웨이퍼 레벨 패키지 제조 과정에서의 다이와 에폭시몰딩화합물(EMC)층 사이의 비평탄성에 따른 불량을 보여주는 도면들이다.
도 6은 웨이퍼 레벨 패키지 제조 과정에서의 재배선층(60)의 패턴 밀도에 의한 패턴 왜곡 현상을 보여주는 도면이다.
도 7 내지 도 19는 일 예에 따른 웨이퍼 레벨 패키지 제조 과정을 보여주는 도면들이다.
도 20은 일 예에 따른 웨이퍼 레벨 패키지를 보여주는 도면이다.
도 21은 일 예에 따른 웨이퍼 레벨 패키지를 보여주는 도면이다.
도 22 내지 도 31은 일 예에 따른 웨이퍼 레벨 패키지를 제조하는 과정을 보여주는 도면들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 패키지 기판은 반도체 칩을 외부의 다른 기기에 전기적으로 접속시키기 위한 기판으로, 반도체 기판과 달리 유전 물질층의 기판 바디(body)에 회로 배선(circuit trace)들을 구비할 수 있다. 패키지 기판은 인쇄회로기판(PCB) 형태일 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 출원은 실리콘 웨이퍼(Si wafer)와 같은 웨이퍼(wafer) 형태를 가지는 보호 기판(protection substrate)를 이용하여 패키지 공정을 진행하는 웨이퍼 레벨 패키지(WLP) 제조 방법 및 패키지 구조를 제시할 수 있다. 본 출원은 팬 아웃(fan out) 반도체 패키지 형태로 웨이퍼 레벨 패키지를 형성하는 방법 및 패키지 구조를 제시할 수 있다. 팬 아웃 반도체 패키지는 패키징되는 반도체 칩의 크기(size)가 요구되는 패키지의 크기 보다 작더라도, 몰딩재 위에 배치된 재배선층(RDL: Re Distribution Layer)으로 반도체 칩과 솔더볼(solder ball)과 같은 외부 접속재를 전기적으로 연결시킨 구조를 가질 수 있다.
팬 아웃 웨이퍼 레벨 패키지는 임시 웨이퍼(temporary wafer)를 캐리어(carrier)로 이용하여, 웨이퍼에 대해서 에폭시몰딩화합물(Epoxy molding compound;EMC)과 같은 재료로 몰딩재를 형성하는 웨이퍼 몰딩(wafer molding)을 수행하고, 이렇게 형성된 웨이퍼 몰드(mold) 상에 재배선층을 형성하여 구현될 수 있다. 그런데, 이렇게 형성된 웨이퍼 레벨 패키지는 패키지 토포그래피(package topography)가 나빠지는 현상, 워피지(warpage) 현상, 다이 이동(die shift) 현상, 칩과 몰드 사이의 비평탄성(chip to mold non-planarity) 등의 문제(issue)들에 취약할 수 있다. 이러한 문제 현상들은 연결 배선(interconnection)을 보다 미세화한 미세 피치(fine pitch) 패키지 제품을 구현하는데 장애 요소로 작용할 수 있다. 다시 말해, 미세 피치(fine pitch) 패키지 제품의 접속 단자, 즉, 패드의 크기 및 피치가 보다 작은 크기를 가지게 유도하고, 배선 라인들의 크기 및 피치가 보다 작은 크기를 가지게 유도하는 데 어려움이 있을 수 있다.
다이 이동(die shift) 현상은 임시 웨이퍼와 반도체 다이 간의 임시적 결합(temporary bonding) 에 기인하여 발생한다. 임시 웨이퍼와 반도체 다이 사이에 임시 접착제(temporary adhesive)에 의한 접착이 이루어지지만, 임시 웨이퍼는 종국에는 제거(debonding)되어야 하므로, 접착제는 임시 웨이퍼와 반도체 다이를 상대적으로 작은 결합력을 가지게 결합하고 있을 뿐이다. 이에 따라, 웨이퍼 몰딩 시 EMC 몰딩 압력에 의해서, 임시 접착제가 변형되며 반도체 다이의 위치가 변동될 수 있다. 한편, 웨이퍼 몰딩 후에 몰딩된 EMC가 냉각되면서 웨이퍼 몰드의 수축 현상(shrinkage)이 발생되고, 수축 현상에 의해 반도체 다이가 웨이퍼 몰드 중앙 방향으로 이동할 수도 있다. 이러한 반도체 다이의 위치 변동에 따라 반도체 다이에 구비된 접속 패드의 위치가 기준 지점과 대비하여 달라지므로, 패드 부위를 가리는 절연층을 열어주는 패드 오프닝(pad opening) 및 패드 오프닝에 연결되는 솔더볼 부착 과정 등에서 오정렬(misalignment)이 유발될 수 있다.
칩과 몰드 사이의 비평탄성(chip to mold non-planarity) 현상은 반도체 다이와 몰드 경계면에서 발생할 수 있다. 반도체 다이와 임시 웨이퍼를 접착하는 임시 접착제를 임시 웨이퍼 상에 접착하고, 임시 접착제 위에 반도체 다이를 접착시키고 몰딩 하는 과정에서, 반도체 다이와 임시 접착제에는 동시에 높은 압력이 가해지게 된다. 이러한 압력에 의해 상대적으로 모듈러스(modulus)가 낮은 임시 접착제 부분은 몰딩재에 의해 많이 변형되고, 모듈러스가 높은 반도체 다이는 변형이 거의 되지 않아 결과적으로 몰딩재가 노출된 부분과 반도체 다이의 경계면에 단차가 발생할 수 있다. 따라서, 웨이퍼 몰드의 반도체 다이와 몰드 표면이 평탄하게 연속적으로 이어지지 않아 후속 RDL 공정 시 패턴 왜곡(pattern distortion)을 유발시키는 요소로 작용할 수 있다.
RDL층이 다층 구조로 이루어지고, RDL층을 덮는 절연층을 스핀 코팅(spin coating)으로 적층하는 경우, RDL 패턴의 밀도(density)가 영역에 달라지는 밀도 차이에 의하여 절연층의 표면에 불균일한 토포그래피 형상이 유도될 수 있다. 이러한 불균일한 표면 형상은 패턴 왜곡을 유발할 수 있다.
열팽창계수(CTE:Coefficient of Thermal Expansion)가 상대적으로 낮은 Si 보다 CTE가 상대적으로 월등히 높은 EMC의 체적이 패키지 내에서 과도할 경우, 웨이퍼 몰드 과정 중에 또는 웨이퍼 몰드 과정 후에서 웨이퍼 워피지 현상이 발생할 수 있다. 웨이퍼 몰드를 형성하고 RDL 패턴을 형성하는 과정에서, 가열과 냉각을 반복하면서 CTE 차이에 의한 응력이 집중되어 웨이퍼 워피지 현상이 발생할 수 있다. 웨이퍼 워피지 현상이 발생한 웨이퍼는 공정 장비의 오작동 등을 유발할 수 있으며, 후속하는 패키지 공정 진행이 어려울 수도 있다.
도 1 내지 도 3은 웨이퍼 레벨 패키지 제조 과정에서의 다이 이동(die shift)에 따른 불량을 보여주는 단면도들이다.
도 1에 보이듯이, 캐리어(10) 상에 다이(20)를 임시 접착층(30)을 이용하여 부착할 수 있다. 다이(20)의 접속 단자인 접속 패드(21)가 캐리어(10) 표면을 향하도록 다이(20)가 캐리어(10)에 임시 접착층(30)에 의해 부착될 수 있다. 도 2에 보이듯이, 다이(20)를 덮는 에폭시몰딩화합물(EMC)층(40)을 몰딩할 때, 다이(20)가 초기 부착된 위치에서 다른 위치로 이동될 수 있다. 다이(20)가 이동되며 다이(20)의 접속 패드(21)의 위치 또한 이동될 수 있다. EMC층(40)을 몰딩한 후, 캐리어(10)를 제거할 수 있다. 임시 접착층(30)의 접착력을 약화시켜, 캐리어(10)가 다이(20) 및 EMC층(40)으로부터 분리되도록 할 수 있다. 임시 접착층(30)의 접착력을 약화시키기 위해, 임시 접착층(30)에 자외선(UV)을 조사하거나 열을 인가할 수 있다. 도 3에 보이듯이, 캐리어(10)가 제거되어 노출되는 다이(20) 및 접속 패드(21)를 덮는 절연층(50)을 형성하고, 절연층(50)에 접속 패드(21)를 노출하는 오프닝부(opening portion: 51)을 형성할 수 있다. 오프닝부(51)를 채워 접속 패드(21)에 연결되는 재배선층(60)을 형성할 수 있다. 다이(20)가 초기 부착 위치에서 다른 위치로 이동한 경우, 오프닝부(51)가 접속 패드(21)에 정렬되지 못할 수 있다. 재배선층(60)이 접속 패드(21)에 정확하게 접속되지 못하는 접속 불량이 유발될 수 있다. 오프닝부(51)가 접속 패드(21)에 중첩되지 못하여, 재배선층(60)이 접속 패드(21)에 연결되지 못하는 불량이 발생될 수 있다.
도 4 및 도 5는 웨이퍼 레벨 패키지 제조 과정에서의 다이와 에폭시몰딩화합물(EMC)층 사이의 비평탄성에 따른 불량을 보여주는 도면들이다.
도 4에 보이듯이, 다이(20)와 EMC층(40) 사이의 경계면에서 서로 표면 높이가 다른 비평탄성 현상이 발생될 수 있다. 임시 접착층(도 2의 30) 위에 다이(20)를 덮는 EMC층(40)을 몰딩할 때, 다이(20)에 가해지는 압력에 의해 다이(20)와 접하는 임시접착층이 상대적으로 더 많이 눌린 상태로 몰딩 공정이 이루어질 수 있다. 따라서, 다이(20)가 있는 부분과 EMC층(40)만 있는 부분에 단차가 발생하게 된다. 다이(20)의 표면(23)과 EMC층(40)의 표면(41) 사이에 높이 차이 D1이 유발될 수 있다. 이러한 높이 차이 D1은 다이(20)를 덮는 절연층(50)에 영역들 사이에 높이 차이를 유발하고, 절연층(50) 상에 형성되는 재배선층(60)에 영역들 사이에 높이 차이 D2를 유도할 수 있다. 이러한 높이 차이 D2는 재배선층(60)을 패터닝하는 하는 과정에 영향을 미치고, 이러한 영향에 의해서 재배선층(60)이 영역별로 서로 다른 선폭을 가지는 패턴 불량이 발생될 수 있다. 예를 들어, 리소그래피 과정으로 재배선층(60)을 패터닝할 때, 높이 차이 D2는 노광 에너지가 포커싱되는 깊이(DoF: Depth of Focus) 불량을 야기하여, 재배선층(60)이 불균일한 패턴으로 패터닝되는 악영향을 미칠 수 있다. 도 5에 보이듯이, 다이(20)에 중첩되는 위치에 위치하는 재배선층 제1부분(60A)의 선폭 X1에 비해 EMC층(40) 영역에 중첩되는 위치에 위치하는 재배선층 제2부분(60B)의 선폭 X2은 상대적으로 좁은 선폭 크기를 가지도록 패터닝될 수 있다. 또한, 재배선층 제1부분(60A)과 재배선층 제2부분(60B) 사이의 재배선층 제3부분(60C)은 선폭이 감소되는 형태로 패터닝될 수 있다. 이와 같이 경계면에서 재배선층(60)의 선폭이 변동되는 패턴 불량은 재배선층(60)의 전기적 특성을 저하시키는 요인으로 작용할 수 있다.
도 6은 웨이퍼 레벨 패키지 제조 과정에서의 재배선층(60)의 패턴 밀도에 의한 패턴 왜곡 현상을 보여주는 도면이다.
도 6에 보이듯이, 다이(20)를 덮는 제1절연층(50) 상에 재배선층(60)의 패턴들이 형성되고, 재배선층(60)의 패턴들을 덮는 제2절연층(70)이 형성될 수 있다. 재배선층(60)의 패턴들이 밀집되어 배치된 영역(61) 과 재배선층(60)의 패턴들이 배치되지 않은 영역(63)과의 사이에 제2절연층(70)의 높이 차이 D3가 발생될 수 있다. 재배선층(60)의 패턴들이 밀집되어 배치된 영역에서의 제2절연층(70)의 표면 높이 L1과 재배선층(60)의 패턴들이 배치되지 않은 영역에서의 제2절연층(70)의 표면 높이 L2가 달라 표면 높이 차이가 D3가 발생될 경우, 제2절연층(70) 상에 형성되는 레지스트 패턴(80)의 오프닝부(81, 81E)들의 패턴 형상에 왜곡이 유발될 수 있다. 재배선층(60)의 패턴들이 밀집되어 배치된 영역을 기준으로 노광 조건을 설정할 경우, 재배선층(60)의 패턴들이 밀집되어 배치된 영역에서의 레지스트 패턴(80)의 오프닝부(81)들은 정상적으로 열린 오프닝 형상을 가질 수 있다. 재배선층(60)의 패턴들이 배치되지 않은 영역에서의 레지스트 패턴(80)의 오프닝부(81E)에서는 높이 차이 D3에 의해 노광 정도가 부족하여 오프닝부(81E)가 완전히 열리지 않는 패턴 불량이 유발될 수 있다. 레지스트 패턴(80)이 노광될 때 표면 높이 차이 D3에 의해서 노광 정도가 달라지는 현상에 기인하여 패턴 왜곡 또는 패턴 불량이 유발될 수 있다.
본 출원은 보호 기판을 반도체 다이들을 지지하는 서포트 웨이퍼(support wafer)로 도입하고, 보호 기판 상에 반도체 다이를 영구적 결합(permanent bonding)을 제공하는 접착층을 이용하여 접착시킨다. 이에 따라, 보호 기판에 반도체 다이가 임시적 결합에 의해 임시 접착된 경우에 비해 더 강한 결합으로 고정될 수 있어, 반도체 다이의 위치 변동(die shift) 현상을 방지할 수 있다. 반도체 다이를 감광성 유전 필름(dielectric film)을 사용하여 라미네이션(lamination) 하고, 감광성 유전 필름 표면을 평탄화 처리하여 라미네이션된 감광성 유전층 표면에 RDL 구조를 형성할 수 있다. 이에 따라, 유전층 표면이 상대적으로 평탄한 표면을 제공할 수 있어, 평탄하지 않은 표면 형상(uneven topography) 의 발생을 억제할 수 있다. 보호 기판으로 사용되는 Si 기판이 패키지 바디의 상당한 부분을 차지하고 있어, CTE 불일치(mismatch)에 의한 워피지 현상을 억제할 수 있다. 이에 따라, 보다 미세한 피치의 연결 배선 구조를 가지는 반도체 패키지를 구현할 수 있다.
도 7 내지 도 19는 일 예에 따른 웨이퍼 레벨 패키지 제조 과정을 보여주는 도면들이다.
도 7에 보이듯이, 팬 아웃 패키지를 웨이퍼 레벨 패키지 제조 과정으로 형성하기 위해서, 보호 웨이퍼(protection wafer: 1100W)를 도입한다. 도 7은 보호 웨이퍼(1100W)의 평면 형상을 보여주고, 도 8은 보호 웨이퍼(1100W)의 단면 형상을 보여준다. 보호 웨이퍼(1100W)는 실리콘 웨이퍼(Si wafer)와 같은 반도체 웨이퍼 또는 반도체 기판으로 도입할 수 있다. 보호 웨이퍼(1100W)는 실리콘 웨이퍼 이외에 다른 물질로 이루어진 웨이퍼로 도입될 가능성은 있으나, 도 8에 보이듯이, 반도체 패키지로 패키징될 반도체 다이(1200)가 실리콘 기판 바디(body)를 가지고 있으므로, 반도체 다이(1200)의 실리콘 기판 바디와 열팽창계수(CTE)가 실질적으로 동일할 수 있는 실리콘 웨이퍼를 보호 웨이퍼(1100W)로 도입하는 것이 워피지(warpage)와 같이 열적 팽창 또는 열팽창 계수(CTE) 차이에 기인하는 불량을 방지하는 데 보다 유효할 수 있다.
보호 웨이퍼(1100W)는 반도체 다이(1200)의 두께에 비해 대략 10배 내지 30배 정도 두꺼운 두께를 가지는 실리콘 웨이퍼일 수 있다. 보호 웨이퍼(1100W)는 대략 750㎛ 내지 770㎛의 두께를 가져 반도체 다이(1200)의 두께, 예컨대, 대략 30㎛ 내지 50㎛ 두께에 비해 적어도 10배 이상의 두께를 가질 수 있다. 보호 웨이퍼(1100W)가 반도체 다이(1200)에 비해 매우 두꺼운 두께를 가지도록 도입되므로, 보호 웨이퍼(1100W)가 패키지에서 차지하는 부피 비율이 반도체 다이(1200)가 차지하는 부피 비율보다 매우 높게 유도할 수 있다. 패키지에서 보호 웨이퍼(1100W)가 차지하는 부피 비율이 매우 우세하므로, 반도체 다이(1200)와 다른 보호재로 도입될 수 있는 유전 물질 등과의 사이에 유발될 수 있는 CTE 차이에 의한 패키지에의 영향을 보다 작게 유도할 있다. 이에 따라, 패키지의 워피지 현상을 억제할 수 있다.
보호 웨이퍼(1100W)가 제1표면(1101)과 이에 반대되는 측에 위치하는 제2표면(1103)을 구비하고, 제2표면(1103)과 제1표면(1101) 사이의 이격 간격이 보호 웨이퍼(1100W)의 두께로 정의될 수 있다. 보호 웨이퍼의 제1표면(1101)에 얼라인 마크(align mark: 1110)들을 형성할 수 있다. 얼라인 마크(1110)는 후속하는 반도체 다이(1200) 재조립(reconstitution) 과정에서 반도체 다이(1200)가 정렬되는 위치를 지정하는 기준으로 이용될 수 있다. 얼라인 마크(1110)는 보호 웨이퍼(1100W)의 단위 영역(도 7의 1100U)의 경계 영역(boundary region: 1106)에 배치될 수 있다. 보호 웨이퍼(1100W)는 다수의 단위 영역(1100U)들의 집합체로 이루어질 수 있다. 개별 단위 영역(1100U)은 개별 패키지에 할당되는 보호 웨이퍼 부분일 수 있다. 단위 영역(1100U)은 복수의 패키지가 매트리스 형태로 배치되도록 할당되는 보호 웨이퍼 부분일 수 있다. 단위 영역(1100U)은 반도체 다이(도 8의 1200)가 실장될 칩 실장 영역(chip mounting region: 1105)과 칩 실장 영역(1105)를 에워싸는 스크라이브 레인(scribe lane)과 같은 경계 영역(1106)을 포함하는 영역일 수 있다. 보호 웨이퍼(1100W)는 단위 영역(1100U)들이 반복하여 배치된 형태로 이루어질 수 있다. 얼라인 마크(1110)는 칩 실장 영역(1105)과 이웃하는 다른 칩 실장 영역(1105) 사이의 가장 자리 영역인 경계 영역(1106)에 배치되거나 또는 경계 영역(1106)에 인접한 영역에 배치될 수 있다. 얼라인 마크(1110)는 보호 웨이퍼(1100W)의 제1표면(1101)과 높이 차이가 있는 토폴로지(topology)를 가지는 형상으로 구비될 수 있다. 예컨대 얼라인 마크(1110)는 보호 웨이퍼(1100W)의 제1표면(1101)의 일부 영역을 선택적으로 식각하여 오목한 형상의 얼라인 홈 형상을 형성함으로써 구비될 수 있다. 이에 따라, 후속 과정에서 얼라인 마크(1110)를 이용하여 보다 정확한 정렬 제어가 가능하다. 얼라인 홈 형상의 바닥과 보호 웨이퍼(1100W)의 제1표면(1101)과의 단차가 서로 구분되는 이미지(image) 형상을 제공할 수 있고, 이러한 구분되는 형상을 기준으로 보호 웨이퍼(1100W) 상의 특정 위치를 설정하거나 감지할 수 있다. 얼라인 마크(1110)는 보호 웨이퍼(1100W)의 개별 단위 영역(1100U) 내에 위치하여 후속 공정에서 반도체 다이(도 8의 1200)가 배치되는 기준을 제공하므로, 반도체 다이(도 8의 1200)를 보다 정확하게 배치할 수 있다.
도 8에 보이듯이, 얼라인 마크(1110)를 이용하여 반도체 다이(1200)들을 보호 웨이퍼(1100W)의 칩 실장 영역(1105) 상에 각각 정렬시키고, 보호 웨이퍼(1100W)의 제1표면(1101)에 반도체 다이(1200)를 실장한다. 보호 웨이퍼(1100W)의 제1표면(1101)에 마주보는 반도체 다이(1200)의 제3표면(1206)에는 접착층(1300)이 구비될 수 있다. 접착층(1300)이 부착되는 반도체 다이(1200)의 제3표면(1206)에 반대되는 반도체 다이(1200)의 제4표면(1207)에는 내측 접속 단자 (1201), 예컨대, 접속 패드(pad)들이 구비될 수 있다. 반도체 다이(1200)는 접속 패드가 위로 향하도록 보호 웨이퍼(1100W) 상에 실장된다. 반도체 다이(1200)는 내측 접속 단자(1201)들이 보호 웨이퍼(1100W)의 제1표면(1101)이 향하는 방향과 동일한 방향으로 향하도록, 다시 말해 내측 접속 단자(1201)들이 보호 웨이퍼(1100W)와 반대 방향을 향하도록 보호 웨이퍼(1100W)의 제1표면(1101)에 실장될 수 있다. 반도체 다이(1200)들은 경계 영역(1106)을 사이에 두고 나란히 배치된 칩 실장 영역(1105)들에 각각 배치되어, 이웃하는 다른 반도체 다이(1200)들과 나란히 배열될 수 있다.
접착층(1300)은 반도체 다이(1200)와 보호 웨이퍼(1100W)의 계면에 영구적인 결합(permanent bonding)을 제공하여, 반도체 다이(1200)를 보호 웨이퍼(1100W) 상에 단단하게 고정시킬 수 있다. 전형적인 웨이퍼 레벨 패키지 과정에서 임시 캐리어(temporary carrier)나 핸들링 서포터(handling supporter)가 임시 접착층에 의해 반도체 다이와 임시적으로 접착되는 경우와 달리, 접착층(1300)은 비가역적인 결합 및 접착을 반도체 다이(1200)와 보호 웨이퍼(1100W) 사이에 제공할 수 있다. 임시 접착층은 자외선(UV) 조사 등에 의해 접착력을 상실함으로써, 임시 캐리어가 반도체 다이와 분리될 수 있도록 하는 임시 접착제 성분을 포함한다. 접착층(1300)은 반도체 다이(1200)와 보호 웨이퍼(1100W)을 접착한 후 큐어링(curing)됨으로써, UV 조사 등에 의해서 접착력을 상실하지 않는 비가역적인 접착력을 실질적으로 제공할 수 있다. 따라서, 접착층(1300)을 이용하여 반도체 다이(1200)를 보호 웨이퍼(1100W) 상에 접착한 후, 접착층(1300)을 열적으로 또는 자외선 조사에 의해서 큐어링하는 공정을 더 수행할 수 있다. 접착층(1300)은 경화성 접착제 성분을 포함하고, 경화성 접착제 성분의 경화 반응에 의해 비가역적으로 반도체 다이(1200)를 보호 웨이퍼(1100W)에 고정시킬 수 있다. 접착층(1300)은 에폭시(epoxy) 성분과 같이 경화되는 접착제 성분을 포함할 수 있으며, 큐어링에 의해서 에폭시 성분은 에폭시 반응에 의해 변성되어 경화됨으로써, 반도체 다이(1200)와 보호 웨이퍼(1100W)를 비가역적으로 그리고 실질적으로 영구적으로 접착시킬 수 있다. 접착층(1300)이 보호 웨이퍼(1100W)에 반도체 다이(1200)를 보다 강력하게 접착시켜 고정시킬 수 있으므로, 후속 과정에서 반도체 다이(1200)의 위치가 변동되는 것을 억제할 수 있다. 본 출원에서 보호 웨이퍼(1100W)는 반도체 다이(1200)로부터 분리(debonding)되지 않고 패키지를 이루는 일부 부분으로 유지되므로, 보호 웨이퍼(1100W)에 반도체 다이(1200)를 실질적으로 영구적으로 보다 강력하게 고정시킬 수 있는 비가역적 접착제를 접착층(1300)으로 사용하는 것이 가능하다.
한편, 접착층(1300)은 열계면 물질(thermal interface material) 성분 또는 열전도성 성분을 포함하여, 반도체 다이(1200)의 동작에 따라 발생되는 발열을 외부로 전달하여 방열되도록 유도하는 경로를 제공할 수도 있다. 접착층(1300) 내에 금속 입자와 같은 열전도성 입자나 열계면 물질(thermal interface material)이 함유되어 있어, 반도체 다이(1200)로부터 보호 웨이퍼(1100W)로 열을 보다 원활하게 전달할 수 있다. 후속 공정에서 반도체 다이(1200)를 둘러싸게 되는 감광성 물질층들 보다 보호 웨이퍼(1100W)의 열 전도도가 뛰어나므로, 반도체 다이(1200)에서 발생하는 열이 효과적으로 방출될 수 있다.
도 9에 보이듯이, 반도체 다이(1200)들 상에 제1감광성유전필름(photosensitive dielectric film: 1410F)을 도입한다. 제1감광성유전필름(1410F)을 보호 웨이퍼(1100W)에 부착하여, 도 10에 보이듯이, 제1감광성유전필름(1410F)이 합지되어 형성되는 제1감광성유전층(1410A) 내에 반도체 다이(1200)들이 매립 또는 함침되도록 한다. 제1감광성유전필름(도 9의 1410F)은 감광성 폴리이미드(polyimide: PI) 필름이나 감광성 폴리벤조사졸(polybenzoxazole) 필름과 같은 감광성 폴리머 필름을 포함할 수 있다. 경우에 따라 에폭시(epoxy) 성분을 포함하는 감광성 필름을 제1감광성유전필름(1410F)으로 사용할 수도 있다. 제1감광성유전필름(1410F) 또는 제1감광성유전층(1410A)은 감광제를 포함하고 있어, 자외선(UV)과 같은 노광 광원에 의해 노광된 부분의 용해도가 다른 노광되지 않은 부분과 차이가 나도록 변성될 수 있다.
제1감광성유전필름(1410F)이 보호 웨이퍼(1100W)에 부착되어 형성되는 제1감광성유전층(도 10의 1410A)은 평탄하지 않은 언이븐(uneven)한 표면(1410U)을 가질 수 있다. 제1감광성유전필름(1410F)은 하부의 반도체 다이(1200)들이 실장된 구조나 얼라인 마크(1110) 등이 위치한 구조 상에 합지되므로, 반도체 다이(1200)들이나 얼라인 마크(1110)에 의한 단차에 의해 제1감광성유전층(1410)은 평탄하지 않은 표면을 가질 수 있다. 반도체 다이(1200)에 중첩되는 제1감광성유전층 부분(1410H)은 반도체 다이(1200)들 사이에 중첩되는 제1감광성유전층 부분(1410L)에 비해 상대적으로 높은 표면 높이를 가져, 제1감광성유전층(1410A)은 전체적으로 평탄하지 않은 표면 형상을 가질 수 있다.
도 11에 보이듯이, 제1감광성유전층(1410A)의 표면을 평탄화처리하는 과정(flattening step)을 수행할 수 있다. 제1감광성유전층(1410A) 상에 평탄한 표면(1490P)를 가지는 평탄화 부재(1490)를 도입하고, 가압 및 가열하여 제1감광성유전층(1410A)의 표면이 평탄화 부재(1490)의 평탄한 표면(1490P)을 따라 평탄화되도록 한다. 이러한 평탄화처리에 의해서 평탄화된 제1감광성유전층(1410)은 평탄한 표면(1410P)를 가질 수 있다. 평탄화 부재(1490)는 평탄한 표면(1490P)를 가지는 금형일 수 있다. 평탄화 부재(1490)는 압착 롤러(roller)일 수 있다. 제1감광성유전층(1410)의 표면(1410P)이, 하부의 반도체 다이(1200)들과 보호 웨이퍼(1100W)사이에 상당한 단차가 존재함에도 불구하고, 실질적으로 평탄한 표면 상태를 가질 수 있으므로, 제1감광성유전층(1410)의 표면(1410P) 상에 보다 미세한 크기 및 피치(pitch)를 가지는 배선층 구조를 형성하는 것이 가능하다.
도 12에 보이듯이, 제1감광성유전층(1410)에 반도체 다이(1200)들의 표면 일부, 예컨대, 내측 접속 단자(1201)의 일부 영역을 노출하는 제1오프닝부(opening portion: 1411)들을 형성한다. 제1오프닝부(1411)는 제1감광성유전층(1410)의 평탄한 상면(1410P)에서 내측 접속 단자(1201)를 노출하는 관통홀 형상을 가지도록 형성될 수 있다. 제1감광성유전층(1410)의 일부 영역을 자외선과 같은 노광 광원으로 직접적으로 노광(exposure)하고, 제1감광성유전층(1410)을 현상(development)함으로써, 제1오프닝부(1411)들이 제1감광성유전층(1410)을 실질적으로 관통하도록 형성할 수 있다. 이때, 제1감광성유전층(1410)의 상면(1410P)이 평탄한 표면을 가지므로, 표면 높이 차이에 의해 노광이 충분하지 않아 일부 제1오프닝부들이 열리지 않는 패턴 불량이 억제되거나 방지될 수 있다. 제1감광성유전층(1410)에 포토리소그래피(photo lithography) 과정이 직접적으로 수행될 수 있어, 패터닝을 위한 별도의 포토레지스트 물질(photoresist material)의 도입이 생략될 수 있다.
도 13에 보이듯이, 재배선층을 패터닝 하기 위한 마스크(mask), 예컨대 도금 마스크로서 레지스트 패턴(1700)을 제1감광성유전층(1410) 상에 형성할 수 있다. 포토레지스트층을 도포하고, 이를 노광 및 현상하여 레지스트 패턴(1700)을 형성할 수 있다. 레지스트 패턴(1700)은 제1오프닝부(1411)들을 노출하고, 제1오프닝부(1411)에 인근하는 제1감광성유전층(1410)의 상면(1410P) 표면의 일부를 노출하는 패턴으로 형성될 수 있다. 제1감광성유전층(1410)의 상면(1410P)이 평탄한 표면을 가지므로, 레지스트 패턴(1700)을 형성할 때 하부 패턴 형상에 따른 영향이 억제될 수 있어 레지스트 패턴(1700)이 보다 정교한 형상 및 수치를 가지도록 형성될 수 있다. 레지스트 패턴(1700)은 제1감광성유전층(1410)의 상면(1410P)에 구비될 재배선층(RDL)의 패턴이 점유할 영역을 노출하는 패턴으로 형성될 수 있다.
도 14에 보이듯이, 레지스트 패턴(도 13의 1700)에 의해 노출된 제1감광성유전층(1410)의 노출된 상면(1410P) 부분 및 제1오프닝부(1411)들을 덮는 도전층을 형성한다. 이후에, 레지스트 패턴(1700)을 선택적으로 제거하여 재배선층(1500)을 형성한다. 레지스트 패턴(1700)은 재배선층(1500)에 패턴 형상을 부여하는 패터닝 마스크(mask)로 작용할 수 있다. 레지스트 패턴(1700)을 도금 마스크로 이용하여 레지스트 패턴(1700)에 노출된 제1감광성유전층(1410) 표면 부분에 구리를 포함하는 도금층을 형성하고, 레지스트 패턴(1700)을 제거하여 도금층을 패터닝할 수 있다. 또는, 제1유전층(1410)의 표면 부분을 덮는 도전층을 구리를 포함하는 금속층으로 증착하고, 레지스트 패턴(1700)을 리프트 오프(lift off)하여 도전층의 패턴을 패터닝할 수 있다.
재배선층(1500)은 제1감광성유전층(1410)의 상면 표면(1410P)에 위치하고 배선 회로를 이루는 트레이스 패턴(trace pattern: 1550)들과 트레이스 패턴(1550)과 반도체 다이(1200)의 내측 접속 단자(1201)를 직접적으로 연결하는 수직한 비아부(via: 1530)를 포함할 수 있다. 도전성 비아부(1530)는 반도체 다이(1200)의 제4표면(1207) 을 덮는 제1감광성유전층(1410) 부분을 실질적으로 수직하게 관통하는 형상으로 형성될 수 있다. 도전성 비아부(1530)는 반도체 다이(1200)의 내측 접속 단자(1201)에 중첩되도록 위치할 수 있다. 도전성 비아부(1530)는 반도체 다이(1200)의 내측 접속 단자(1201)를 노출하는 제1오프닝부(1411)를 채우는 도전층 부분으로 설정될 수 있다. 트레이스 패턴(1550)은 반도체 다이(1200) 외측 바깥으로 더 확장되어 위치하도록 연장될 수 있다.
제1감광성유전층(1410)의 상면 표면(1410P)은 실질적으로 평탄한 표면 상태를 가질 수 있어, 레지스트 패턴(도 13의 1700)이 보다 미세한 크기 또는 피치를 가지는 패턴으로 형성될 수 있다. 이에 따라, 레지스트 패턴(도 13의 1700)에 의해 패턴 형상이 부여되는 재배선층(1500)은 선폭 및 피치 크기가 보다 미세한 크기를 가지도록 패터닝될 수 있다. 이에 따라 보다 많은 수의 트레이스 패턴(1550)들 및 비아부(1530)들이 제한된 좁은 면적의 제1감광성유전층(1410)의 상면 표면(1410P)에 배치될 수 있다.
도 15에 보이듯이, 재배선층(1500) 및 노출된 제1감광성유전층(1410)의 상면(1410P) 부분을 덮는 제2감광성유전층(1450)을 형성한다. 제1감광성유전층(1410)을 형성하는 과정과 마찬가지로, 제2감광성유전필름을 보호 웨이퍼(1100W) 상에 도입하고, 보호 웨이퍼(1100W)에 제2감광성유전층필름을 부착하여 제1감광성유전층(1410)에 제2감광성유전층필름을 합지(lamination)하여 제2감광성유전층(1450)을 형성할 수 있다. 제2감광성유전필름의 합지에 의해서 형성된 제2감광성유전층(1450)의 표면은 제1감광성유전층(도 10의 1410)과 마찬가지로 평탄하지 않은 언이븐(uneven)한 표면을 가질 수 있다. 제1감광성유전층(1410)에서와 마찬가지로 제2감광성유전층(1450)에 평탄화처리 과정을 수행하여, 제2감광성유전층(1450)의 상면(1450P)이 평탄화 표면을 가지도록 할 수 있다. 제2감광성유전층(1450)의 상면(1450P)이 평탄화 표면을 가지므로, 제2감광성유전층(1450)에 미세 피치 및 미세 크기의 패턴을 형성하는 데 유리하다. 일 실시예에서, 제2감광성유전층(1450)은 제1감광성유전층(1410)과 실질적으로 동일한 물질로 형성될 수 있다.
재배선층(1500)을 여러 층의 배선 구조로 형성하고자 할 경우, 제2감광성유전층(1410)에 다른 재배선층을 위한 도전 패턴들을 형성하는 과정을 수행하고, 다시 다른 감광성유전층으로 이들 도전 패턴들을 덮어 절연시키는 과정을 반복할 수 있다. 이러한 경우에도 감광성유전층이 평탄화 표면을 가지도록 할 수 있어, 미세한 크기 및 피치로 도전 패턴들을 정교하게 패터닝할 수 있다.
도 16에 보이듯이, 제2감광성유전층(1450)을 선택적으로 식각하는 패터닝 과정을 수행하여, 제2감광성유전층(1450)의 일부 영역을 관통하는 제2오프닝부(1451)들을 형성할 수 있다. 제2감광성유전층(1450)의 일부 영역을 자외선과 같은 광원으로 노광하고, 제2감광성유전층(1450)을 현상함으로써, 제2오프닝부(1451)들이 제2감광성유전층(1450)을 실질적으로 관통하도록 형성할 수 있다. 이때, 제2감광성유전층(1450)의 상면(1450P)이 평탄한 표면을 가지므로, 표면 높이 차이에 의해 노광이 충분하지 않아 일부 제2오프닝부들이 열리지 않는 패턴 불량이 억제되거나 방지될 수 있다. 제2감광성유전층(1450)에 포토리소그래피 과정이 직접적으로 수행될 수 있어, 패터닝을 위한 별도의 포토레지스트 물질층의 형성 과정이 생략될 수 있다.
제2오프닝부(1451)는 RDL층(1500)의 일부, 예컨대, 트레이스 패턴(1550)의 일부 영역을 노출하도록 형성될 수 있다. 제2오프닝부(1451)의 일부는 반도체 다이(1200)에 중첩되지 않은 반도체 다이(1200)의 외측 바깥 영역에 위치할 수 있다. 도 17에 보이듯이, 제2오프닝부(1451)에 노출된 RDL층(1500)의 트레이스 패턴(1550)의 노출 부분에 외측 접속 단자(1600)들을 부착한다. 외측 접속 단자(1600)들은 제2오프닝부(1451)를 통해서 제2감광성유전층(1450)를 관통하여 중첩된 트레이스 패턴(1550) 부분에 전기적으로 접속할 수 있다. 외측 접속 단자(1600)들은 솔더볼(solder ball) 형상을 가질 수 있다. 외측 접속 단자(1600)는 범프(bump) 형상을 가질 수도 있다. 외측 접속 단자(1600)들 중의 일부는 반도체 다이(1200)에 중첩되지 않은 외측 바깥 영역 상에 위치할 수 있다. 트레이스 패턴(1550)의 일부 부분이 반도체 다이(1200)에 중첩되지 않은 외측 바깥 영역으로 더 확장되어, 팬 아웃 형태의 반도체 패키지가 구현될 수 있다.
도 18에 보이듯이, 보호 웨이퍼(1100W)의 두께를 줄여주는 박막화(thinning) 과정을 수행할 수 있다. 보호 웨이퍼(1100W)의 초기 제2표면(1103)을 리세스(recess)하여 리세스된 제2표면(1103B)을 형성한다. 이러한 리세스 과정은 보호 웨이퍼(1100W)의 초기 제2표면(1103)으로부터 진행되어 보호 웨이퍼(1100W)의 두께를 더 얇은 두께로 유도하는 박막화 과정으로 수행될 수 있다. 리세스 과정은 보호 웨이퍼(1100W)의 초기 제2표면(1103)을 그라인딩(grinding)하여 보호 웨이퍼(1100W)의 두께를 줄여주는 과정으로 수행될 수 있다. 박막화 과정은 보호 웨이퍼(1100W)의 백 사이드(back side)인 제2표면(1103)을 화학적기계적연마(CMP)하거나 에치 백(etch back)하는 과정으로 수행될 수도 있다.
보호 웨이퍼(1100W)는 초기에 대략 750㎛ 내지 770㎛의 두께를 가지는 실리콘 웨이퍼로 도입될 수 있다. 리세스 과정에 의해서 보호 웨이퍼(1100W)은 대략 150㎛ 내지 400㎛의 두께를 가지도록 박막화될 수 있다. 반도체 다이(1200)가 30㎛ 내지 50㎛ 두께를 가지는 데 비해, 박막화된 보호 웨이퍼(1100W)는 반도체 다이(1200) 보다 두꺼운 두께를 가질 수 있다. 반도체 다이(1200)를 보호하기 위해 요구되는 최소한의 두께를 고려하여 보호 웨이퍼(1100W)가 적어도 150㎛ 이상의 두께를 가질 수 있다. 박막화된 보호 웨이퍼(1100W)는 반도체 다이(1200)의 두께에 비해 대략 3배 내지 15배 정도 더 두꺼운 두께를 유지할 수 있어, 후속 공정을 통해 형성된 반도체 패키지 내에서 반도체 다이(1200)가 차지하는 부피 비율에 비해 더 많은 부피 비율을 차지할 수 있다. 반도체 패키지 내에서 보호 웨이퍼(1100W)가 차지하는 부피 비율이 다수를 차지하므로, 반도체 다이(1200)와 감광성유전층들(1410, 1450)들 사이의 CTE 차이에 따른 영향이 상대적으로 작아질 수 있다. 이에 따라, 반도체 다이(1200)와 감광성유전층들(1410, 1450)들 사이의 CTE 차이에 따른 불량, 예컨대, 워피지 현상 등이 유효하게 억제될 수 있다.
도 19에 보이듯이, 이웃하여 나란히 배치된 반도체 다이(1200)들의 사이에 위치하는 제2감광성유전층(1450), 제1감광성유전층(1410) 및 박막화된 보호 웨이퍼(1100W)의 영역을 절단 제거하여, 개별 반도체 패키지(100, 101)들로 분리하는 싱귤레이션(singulation) 과정을 수행할 수 있다. 절단 블레이드(blade: 1800)를 스크라이브 레인을 포함하는 경계 영역(1106) 상에 정렬시키고, 블레이드(1800)를 작동시켜 절단 과정을 수행함으로써 개별 웨이퍼 레벨 패키지(100, 101)들로 분리할 수 있다. 각각의 웨이퍼 레벨 패키지(100, 101)는 분리된 단위 보호 웨이퍼(1100U)을 유지하고 있어, 분리된 단위 보호 웨이퍼(1100U)가 반도체 다이(1200)의 제3표면(1206) 상을 덮어 보호한 형상이 이루어질 수 있다.
도 20은 일 예에 따른 웨이퍼 레벨 패키지를 보여주는 단면도이다.
도 20에 보이듯이, 웨이퍼 레벨 패키지(100)는 팬 아웃 형태의 반도체 패키지로 구비될 수 있다. 웨이퍼 레벨 패키지(100)는 보호 기판으로 단위 보호 웨이퍼(1100U)의 제2표면(1103B)에 반대되는 제1표면(1101)에 접착층(1300)에 의해 접착된 반도체 다이(1200)를 구비할 수 있다. 웨이퍼 레벨 패키지(100)는 반도체 다이(1200)를 덮고 측면(1410S) 및 평탄한 상면(1410P)을 가지는 제1감광성유전층(1410)을 구비하고, 제1감광성유전층(1410)의 측면(1410S)에 정렬된 측면(1450S) 및 평탄한 상면(1450P)를 가지는 제2감광성유전층(1450)을 구비할 수 있다. 제1 및 제2감광성유전층들(1410, 1450)의 측면들(1410S, 1450S)은 단위 보호 웨이퍼(1100U)의 측면(1100S)에 정렬된 측면일 수 있다. 단위 보호 웨이퍼(1100U)의 제1표면(1101)에는 반도체 다이(1200)에 인근하는 영역에 얼라인 마크(1110)를 구비할 수 있다. 단위 보호 웨이퍼(1100U)의 두께 T1은 반도체 다이(1200)의 두께 T2에 비해 두꺼운 두께를 가질 수 있다.
웨이퍼 레벨패키지(100)는 제1감광성유전층(1410)의 상면(1410P)과 제2감광성유전층(1450)과의 사이 계면에 위치하고 제1감광성유전층(1410)의 일부를 관통하여 반도체 다이(1200)의 내측 접속 단자(1201)에 전기적으로 접속되는 재배선(RDL)층(1500)을 구비할 수 있다. 단위 보호 웨이퍼(1100U)의 제1표면(1101)에 대향되는 반도체 다이(1200)의 제3표면(1206)에 반대되는 제4표면(1207)에 내측 접속 단자(1201)가 구비될 수 있다. 웨이퍼 레벨 패키지(100)는 제2감광성유전층(1450)의 일부 영역을 관통하여 재배선층(1500)의 트레이스 패턴(1550)에 전기적으로 접속되는 외측 접속 단자(1600)들을 더 구비할 수 있다. 외측 접속 단자(1600)는 솔더볼 형태일 수 있다.
도 21은 일 예에 따른 웨이퍼 레벨 패키지를 보여주는 도면이다.
도 21에 보이듯이, 팬 아웃 반도체 패키지 형태로 웨이퍼 레벨 패키지(400)가 구비될 수 있다. 웨이퍼 레벨 패키지(400)는 단위 보호 웨이퍼(4100U)의 제2표면(4103B)에 반대되는 제1표면(4101) 상에, 제1표면(4101)을 덮는 전자기간섭 제1차폐층(4150)을 구비할 수 있다. 웨이퍼 레벨 패키지(400)는 제1차폐층(4150) 상에 보호 웨이퍼(4100U) 상에 실장되도록 접착층(4300)에 의해 부착된 반도체 다이(4200)를 구비할 수 있다. 웨이퍼 레벨 패키지(400)는 반도체 다이(4200)를 덮고 측면(4410S) 및 실질적으로 평탄한 상면(4410P)을 가지는 제1감광성유전층(4410)을 구비할 수 있다. 제1감광성유전층(4410)의 측면(4410S) 및 상면(4410P)을 덮고, 측면(4450S) 및 평탄한 상면(4450P)을 가지는 제2감광성유전층(4450)을 구비할 수 있다. 제2감광성유전층(4450)과 제1감광성유전층(4410)의 측면(4410S) 사이 계면에 위치하고, 제1감광성유전층(4410)의 측면(4410S)을 덮는 전자기간섭 제2차폐층(4510)을 웨이퍼 레벨 패키지(400)는 구비할 수 있다.
제1감광성유전층(4410)의 상면(4410P)과 제2감광성유전층(4450)과의 사이 계면에 위치하고, 제1감광성유전층(4410)의 일부를 관통하여 반도체 다이(4200)의 내측 접속 단자(4201)에 전기적으로 접속되는 재배선(RDL)층(4500)을 웨이퍼 레벨 패키지(400)는 구비할 수 있다. 재배선층(4500)과 전자기간섭 제2차폐층(4510)은 동일한 하나의 도전층으로부터 각각 분리된 도전층의 패턴으로 형성될 수 있다. 전자기간섭 제2차폐층(4510)의 일부 부분은 전자기간섭 제1차폐층(4150)의 일부 부분을 덮어 중첩되도록 연장될 수 있다.
반도체 다이(4200)는 보호 웨이퍼(4100U)의 제1표면(4101)에 대향되는 반도체 다이(4200)의 제3표면(4206)을 구비하고, 제3표면(4206)에 반대되는 제4표면(4207)을 구비할 수 있다. 반도체 다이(4200)의 제4표면(4207) 상에 내측 접속 단자(4201)가 구비될 수 있다. 재배선층(4500)은 제2감광성유전층(4450)의 일부 영역을 실질적으로 관통하는 비아부(4530)와 회로 배선을 이루는 트레이스 패턴(4550)을 포함할 수 있다. 재배선층(4500)에 전기적으로 접속되는 외측 접속 단자(2600)들을 웨이퍼 레벨 패키지(400)는 더 구비할 수 있다.
도 22 내지 도 31은 도 21의 웨이퍼 레벨 패키지(도 21의 400)를 제조 과정을 보여주는 도면들이다.
도 22에 보이듯이, 팬 아웃 반도체 패키지를 웨이퍼 레벨 패키지 제조 과정으로 형성하기 위해서 보호 웨이퍼(4100W)를 도입한다. 보호 웨이퍼(4100W)는 실리콘 웨이퍼(Si wafer)와 같은 반도체 물질의 웨이퍼로 도입될 수 있다. 보호 웨이퍼(4100W)는 실리콘 웨이퍼 형태 이외에 다른 물질의 웨이퍼로도 도입될 가능성은 있으나, 웨이퍼 레벨 패키지(도 21의 400)에 패키징되는 반도체 다이(4200)가 실리콘 기판 바디(body)를 가지고 있으므로, 반도체 다이(4200)의 실리콘 기판 바디와 열팽창계수(CTE)가 실질적으로 동일할 수 있는 실리콘 웨이퍼로 보호 웨이퍼(4100W)을 도입하는 것이 워피지(warpage)와 같이 열적 팽창에 기인하는 불량을 예방하는 데 보다 유효하다.
보호 웨이퍼(4100W)로 도입된 실리콘 웨이퍼가 제1표면(4101)과 이에 반대되는 측에 위치하는 제2표면(4103)을 구비할 때, 실리콘 웨이퍼의 제1표면(4101)에 얼라인 마크(4110)를 형성한다. 얼라인 마크(4110)는 후속 반도체 다이(4200)의 재구성(reconstitution) 과정에서 반도체 다이(4200)가 정렬 배치될 위치를 감지하는 기준으로 이용될 수 있다. 보호 웨이퍼(4100W)는 반도체 다이(4200)가 실장될 영역인 칩 실장 영역(4105)들을 포함하고, 칩 실장 영역(4105)들 사이에 스크라이브 레인(scribe lane)과 같은 경계 영역(boundary region: 4106)들을 포함할 수 있다. 경계 영역(4106)은 칩 실장 영역(4105)를 에워싸는 영역일 수 있다. 얼라인 마크(4110)는 칩 실장 영역(4105)의 가장 자리 영역인 경계 영역(4106)에 형성될 수 있다. 얼라인 마크(4110)는 보호 웨이퍼(4100W)의 제1표면(4101)에 다른 표면 부분과는 차이가 있는 토폴로지(topology)를 가지는 형상으로 구비될 수 있다. 예컨대 얼라인 마크(4110)는 보호 웨이퍼(4100W)의 제1표면(4101)의 일부 영역을 선택적으로 식각하여 오목한 형상의 얼라인 홈 형상을 형성함으로써 구비될 수 있다. 얼라인 홈 형상과 보호 웨이퍼(4100W)의 제1표면(4101)의 다른 부분과의 단차가 이미지(image) 상에 구분되는 형상을 제공할 수 있고, 이러한 구분되는 형상을 기준으로 보호 웨이퍼(4100W) 상의 특정 위치를 설정하거나 감지할 수 있다.
얼라인 마크(4110)가 형성된 보호 웨이퍼(4100W)의 제1표면(4101)을 덮는 도전층을 형성함으로써, 보호 웨이퍼(4100W)의 제1표면(4101)에 전자기간섭(EMI: ElectroMagnetic Interference)를 차단하기 위한 제1차폐층(shielding layer: 4150)를 형성한다. 전자기간섭 제1차폐층(4150)은 구리층(Cu layer)와 같은 금속층을 증착하거나 또는 구리 도금층을 도금하는 과정으로 형성될 수도 있다. 보호 웨이퍼(4100W)가 실리콘 웨이퍼로 도입되므로, 보호 웨이퍼(4100W)을 반도체 팹(FAB) 장비에 장착하여 반도체 공정을 보호 웨이퍼(4100W) 상에 수행하는 것이 가능하다.
반도체 다이(4200)를 얼라인 마크(4110)을 이용하여 보호 웨이퍼(4100W) 상의 칩 실장 영역(105) 상에 정렬시키고, 보호 웨이퍼(4100W)의 제1표면(4101)에 대향되는 반도체 다이(4200)의 제3표면(4206)에 구비된 접착층(4300)을 이용하여 제1차폐층(4150) 표면에 반도체 다이(4200)를 실장한다. 반도체 다이(4200)는 제3표면(4206)에 접착층(4300)을 구비하고, 제3표면(4206)에 반대되는 측의 제4표면(4207)에 내측 접속 단자(4201), 예컨대, 접속 패드(pad)들을 구비할 수 있다. 접착층(4300)은 반도체 다이(4200)와 보호 웨이퍼(4100W)의 계면에 영구적인 결합(permanent bonding)을 유도하여, 반도체 다이(4200)를 제1차폐층(4150)에 고정시킬 수 있다. 전형적인 웨이퍼 레벨 패키지 과정에서 임시 캐리어(temporary carrier)나 핸들링 서포터(handling supporter)가 임시 접착층에 의해 반도체 다이와 임시적으로 접착되는 경우와 달리, 접착층(4300)은 비가역적인 결합 및 접착을 반도체 다이(4200)와 보호 웨이퍼(4100W) 사이에 유도할 수 있다. 임시 접착층은 자외선(UV) 조사 등에 의해 접착력을 상실함으로써, 임시 캐리어가 반도체 다이와 분리될 수 있도록 하는 접착제를 포함하지만, 접착층(4300)은 큐어링(curing)에 의해 반도체 다이(4200)와 보호 웨이퍼(4100W)을 접착한 후, UV 조사 등에 의해서 접착력을 상실하지 않는 비가역적인 접착력을 실질적으로 제공하는 접착제를 포함할 수 있다. 접착층(4300)은 에폭시(epoxy) 성분과 같이 접착력이 유지되는 접착제 성분을 포함할 수 있다. 접착층(4300)이 보호 웨이퍼(4100W)에 반도체 다이(4200)를 보다 강력하게 접착시켜 고정시킬 수 있으므로, 후속 과정에서 반도체 다이(4200)의 위치가 변동되는 것을 억제할 수 있다. 본 출원에서 보호 웨이퍼(4100W)은 반도체 다이(4200)로부터 분리(debonding)되지 않고 패키지를 이루는 일부 부분으로 유지되므로, 접착층(4300)으로 보호 웨이퍼(4100W)에 반도체 다이(4200)를 실질적으로 영구적으로 보다 강력하게 고정시킬 수 있는 접착제를 사용하는 것이 가능하다.
한편, 접착층(4300)은 열계면 물질(thermal interface material)을 포함하여, 반도체 다이(4200)의 동작에 따라 발생되는 발열을 외부로 전달하여 방열되도록 유도하는 경로를 제공할 수도 있다. 접착층(4300)은 열계면 물질(thermal interface material)을 포함하여, 반도체 다이(4200)로부터 하부의 제1차폐층(4150)으로 열을 보다 원활하게 전달하도록 할 수 있다. 후속 공정에서 반도체 다이(4200)를 둘러싸게 되는 제1 및 제2 감광성유전층들(도 21의 4410, 4450) 보다 보호 웨이퍼(4100W)의 열 전도도가 뛰어나므로, 반도체 다이(4200)에서 발생하는 열이 효과적으로 방출될 수 있다.
내측 접속 단자(4201)들이 보호 웨이퍼(4100W)의 제1표면(4101)이 향하는 방향과 동일한 방향으로 향하도록, 다시 말해 내측 접속 단자(4201)들이 보호 웨이퍼(4100W)과 반대 방향을 향하도록, 반도체 다이(4200)는 보호 웨이퍼(4100W)의 제1표면(4101)에 실장될 수 있다. 반도체 다이(4200)들은 경계 영역(4106)을 사이에 두고 나란히 배치된 칩 실장 영역(4105)들에 각각 배치되어, 이웃하는 다른 반도체 다이(4200)들과 나란히 배열될 수 있다.
도 23에 보이듯이, 반도체 다이(4200)들을 덮는 제1감광성유전층(4410)을 형성한다. 제1감광성유전층(4410)은, 도 9 내지 도 11을 인용하여 설명한 바와 마찬가지로, 제1감광성유전필름(film)을 보호 웨이퍼(4100W)과 합지(lamination)되도록 부착하고 평탄화처리하여 형성될 수 있다. 제1감광성유전층(4410)은 평탄화처리에 의해서 평탄한 표면인 상면(4410P)를 구비할 수 있다. 제1감광성유전층(4410)은 감광성 폴리이미드(polyimide: PI) 필름이나 감광성 폴리벤조사졸(polybenzoxazole) 필름과 같은 감광성 폴리머 필름을 이용하여 형성될 수 있다. 경우에 따라 에폭시(epoxy) 성분을 포함하는 감광성 필름을 이용하여 제1감광성유전층(4410)이 형성될 수 있다. 제1감광성유전층(4410)은 감광제 성분을 포함하고 있어, 자외선(UV)과 같은 노광 광원에 의해 노광될 경우, 노광된 부분의 용해도가 다른 노광되지 않은 부분과 달리 변화될 수 있다.
제1감광성유전층(4410)의 상면(4410P)은, 하부의 반도체 다이(4200)들과 얼라인 마크(4110) 등에 의해 하부 구조 형상에 상당한 단차가 존재함에도 불구하고, 실질적으로 평탄한 표면 상태를 가질 수 있다. 제1감광성유전층(4410)의 상면(4410P)이 실질적으로 평탄한 표면 상태를 가질 수 있으므로, 제1감광성유전층(4410)의 상면(4410P) 상에 미세 피치의 패턴(fine pitch pattern)을 형성할 수 있다. 이에 따라, 제1감광성유전층(4410) 상에는 보다 미세한 크기 및 피치(pitch)를 가지는 배선층 구조가 구현될 수 있다.
도 24에 보이듯이, 제1감광성유전층(4410)에 반도체 다이(4200)들의 표면 일부, 예컨대, 내측 접속 단자(4201)의 일부 영역을 노출하는 제1오프닝부(4411)들을 형성한다. 제1오프닝부(4411)는 제1감광성유전층(4410)의 상면(4410P)에서 내측 접속 단자(4201)를 노출하는 관통홀 형상을 가지도록 형성될 수 있다. 제1오프닝부(4411)들을 형성할 때, 제1감광성유전층(4410)에 제1차폐층(4150)의 표면 일부 영역을 노출하는 트렌치(trench) 홈(4413)들을 형성한다. 트렌치 홈(4413)은 스크라이브 레인 영역인 경계 영역(4106)에 중첩되도록 위치하는 제1차폐층(4150)의 일부 영역을 노출하도록 형성될 수 있다. 트렌치 홈(4413)은 스크라이브 레인 영역 또는 경계 영역(4106)을 따라 연장될 수 있어, 칩 실장 영역(4105) 상에 위치한 반도체 다이(4200)를 둘러싸는 형상으로 연장될 수 있다. 트렌치 홈(413)에 의해 제1감광성유전층(410)의 측면(4410S)이 형성되어 노출될 수 있다. 나란히 배치된 반도체 다이(4200)들 사이의 제1감광성유전층(4410)의 일부 부분이 제거되어 트렌치 홈(4413)이 형성될 수 있다.
제1감광성유전층(4410)의 일부 영역를 자외선과 같은 노광 광원으로 직접적으로 노광(exposure)하고, 제1감광성유전층(410)을 현상(development)함으로써, 제1오프닝부(4411) 및 트렌치 홈(4413)들이 제1감광성유전층(4410)을 실질적으로 관통하도록 형성할 수 있다. 제1감광성유전층(4410)이 감광성 유전층 필름으로부터 형성되므로, 제1감광성유전층(4410)에 포토 리소그래피(photo lithography) 과정을 직접적으로 수행할 수 있어, 별도의 포토레지스트 물질(photoresist material)의 도입하는 과정을 생략할 수 있다.
도 25에 보이듯이, 패터닝을 위한 마스크(mask)로서 레지스트 패턴(4700)을 제1감광성유전층(4410) 상에 형성할 수 있다. 레지스트 패턴(4700)은 포토레지스트층을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 레지스트 패턴(4700)은 트렌치 홈(4413)을 노출하고, 제1오프닝부(4411)를 노출하고, 제1오프닝부(4411)에 인근하는 제1감광성유전층(4410)의 상면(4410P) 표면의 일부를 노출하는 패턴으로 형성될 수 있다. 레지스트 패턴(4700)은 제1감광성유전층(4410)의 상면(4410P)에 구비될 재배선층(RDL)의 패턴이 점유할 영역을 노출하는 패턴으로 형성될 수 있다.
도 26에 보이듯이, 레지스트 패턴(도 25의 4700)에 의해 노출된 제1감광성유전층(4410)의 노출된 측면(4410S) 부분 및 제1감광성유전층(4410)의 노출된 상면(4410P) 부분에 도전층을 형성한다. 이후에, 레지스트 패턴(4700)을 선택적으로 제거하여 레지스트 패턴(4700)에 중첩되어 가려져 있던 제1감광성유전층(4410)의 표면 부분을 노출시켜 도전층을 패터닝한다. 레지스트 패턴(4700)은 도전층에 패턴 형상을 부여하는 패터닝 마스크(mask)로 작용할 수 있다. 레지스트 패턴(4700)을 도금 마스크로 이용하여 레지스트 패턴(4700)에 노출된 제1감광성유전층(4410) 표면 부분에 구리를 포함하는 도금층을 형성할 수도 있다. 또는, 제1감광성유전층(4410)의 표면 부분을 덮는 도전층을 구리를 포함하는 금속층으로 증착하고, 레지스트 패턴(4700)을 리프트 오프(lift off)하여 도전층을 패터닝할 수 있다.
도전층이 패터닝되어, 제1감광성유전층(4410)의 상면(4410P)에 위치하는 도전층 패턴 부분은 재배선층(4500)으로 설정되고, 제1감광성유전층(4410)의 측면 표면(4410S)을 덮는 도전층 패턴의 다른 부분은 전자기간섭을 차폐하는 제2차폐층(4510)으로 설정될 수 있다. 제2차폐층(4510)은 트렌치 홈(4413)의 바닥 부분으로 노출된 제1차폐층(4150) 부분 상으로 중첩되도록 연장될 수 있으므로, 제2차폐층(4510)은 제1차폐층(4150)에 전기적으로 연결될 수 있다. 이에 따라, 제2 및 제1차폐층들(4510, 4150)로 반도체 다이(4200)의 제1표면(4206) 상을 차폐하고 측면을 차폐하는 전자기 간섭 차폐 케이지(cage) 구조가 이루어질 수 있다.
재배선층(RDL: 4500) 구조는 제1감광성유전층(4410)의 상면(4410P)에 배선 회로를 이루며 배치된 트레이스 패턴(4550)들과, 트레이스 패턴(4550)과 반도체 다이(4200)의 내측 접속 단자(4201)를 직접적으로 연결하는 수직한 비아부(4530)를 포함할 수 있다. 도전성 비아부(4530)는 반도체 다이(4200)의 제4표면(4207)을 덮는 제1감광성유전층(4410) 부분을 실질적으로 수직하게 관통하는 형상으로 형성될 수 있다. 도전성 비아부(4530)는 반도체 다이(4200)의 내측 접속 단자(4201)에 중첩되도록 위치할 수 있다. 도전성 비아부(4530)는 반도체 다이(4200)의 내측 접속 단자(4201)를 노출하는 제1오프닝부(4411)를 채우는 도전층 부분으로 설정될 수 있다. 트레이스 패턴(4550)은 반도체 다이(4200) 외측 바깥으로 더 확장되도록 연장될 수 있다.
제1감광성유전층(4410)의 상면(4410P)은 실질적으로 평탄한 표면 상태를 가질 수 있어, 레지스트 패턴(도 25의 4700)이 보다 미세한 크기 또는 피치를 가지는 패턴으로 형성될 수 있다. 이에 따라, 레지스트 패턴(4700)에 의해 패턴 형상이 부여되는 재배선층(4500)의 트레이스 패턴(4550) 및 비아부(4530)들은 선폭 및 피치 크기가 보다 미세한 크기를 가지도록 패터닝될 수 있다. 이에 따라 보다 많은 수의 트레이스 패턴(4550)들 및 비아부(4530)들이 제한된 좁은 면적의 제1감광성유전층(4410)의 상면(4410T)에 배치될 수 있다.
도 27에 보이듯이, 제2차폐층(4510)이 형성된 트렌치 홈(4413)을 채워 제2차폐층(4510)을 덮고, 재배선층(4500) 및 노출된 제1감광성유전층(4410)의 상면(4410P) 부분을 덮는 제2감광성유전층(4450)을 형성한다. 제2감광성유전필름을 보호 웨이퍼(4100W) 상에 도입하고, 보호 웨이퍼(4100W)와 제2감광성유전필름을 합지(lamination)하여 제2감광성유전층(4450)을 형성할 수 있다. 제2감광성유전층(4450)은 필름 부착 및 평탄화 처리 과정에 의해서 실질적으로 평탄한 상면(4450P) 표면 상태를 가질 수 있다. 제2감광성유전층(4450)의 평탄한 상면(4450P) 표면 상태는 미세 피치로 패터닝을 진행하는 데 유리하다. 일 실시예에서, 제1감광성유전층(4410) 및 제2감광성유전층(4450)은 동일한 물질로 형성될 수 있다.
도 28에 보이듯이, 제2감광성유전층(4450)을 선택적으로 식각하는 패터닝 과정을 수행하여, 제2감광성유전층(4450)의 일부 영역을 관통하는 제2오프닝부(4451)들을 형성할 수 있다. 제2오프닝부(4451)는 RDL층(4500)의 일부, 예컨대, 트레이스 패턴(4550)의 일부 영역을 노출하도록 형성될 수 있다. 제2오프닝부(4451)의 일부는 반도체 다이(4200)에 중첩되지 않은 반도체 다이(4200)의 외측 바깥 영역에 위치할 수 있다.
도 29에 보이듯이 참조하면, 제2오프닝부(4451)를 채워 제2오프닝부(4451)에 노출된 RDL층(4500)의 트레이스 패턴(4550)의 노출 부분에 전기적으로 접속하는 외측 접속 단자(4600)들을 부착한다. 외측 접속 단자(4600)들은 솔더볼 형상을 가질 수 있다. 외측 접속 단자(4600)의 일부가 반도체 다이(4200)에 중첩되지 않은 외측 바깥 영역에 위치하고, 트레이스 패턴(4550)의 일부가 반도체 다이(4200)에 중첩되지 않은 외측 바깥 영역으로 더 확장되어, 팬 아웃 형태의 반도체 패키지가 구현될 수 있다.
도 30에 보이듯이, 보호 웨이퍼(4100W)의 제2표면(4103)을 리세스(recess)하여 리세스된 제2표면(4103B)을 형성한다. 이러한 리세스 과정은 보호 웨이퍼 (4100W)의 제2표면(4103)으로부터 진행되어 보호 웨이퍼(4100W)의 두께를 더 얇은 두께로 유도하는 박막화(thinning) 과정으로 수행될 수 있다.
도 31에 보이듯이, 이웃하여 나란히 배치된 반도체 다이(4200)들의 사이에 위치하는 제2감광성유전층(4450), 제1감광성유전층(4410) 및 보호 웨이퍼(4100W)의 영역을 절단 또는 제거하여, 개별 웨이퍼 레벨 패키지(400, 401)들로 분리하는 싱귤레이션 과정을 수행할 수 있다. 블레이드(4800)를 스크라이브 레인을 포함하는 경계 영역(4106) 상에 정렬시키고, 블레이드(4800)를 이용한 절단 과정을 수행함으로써 개별 패키지(400, 401)들로 분리할 수 있다. 각각의 패키지(400, 401)는 보호 웨이퍼(4100W)로부터 분리된 개별 단위 보호 웨이퍼(4100U) 부분을 구비하고 있다. 보호 웨이퍼(4100U)이 반도체 다이(4200)의 제3표면(4206) 상을 덮어 보호한 상태가 유지될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1100W: 보호 웨이퍼,
1200: 반도체 다이,
1410, 1450: 감광성유전층.

Claims (33)

  1. 보호 웨이퍼의 제1표면에 오목한 형상으로 형성된 얼라인 마크(align mark);
    상기 얼라인 마크로부터 일정 간격 이격된 위치에 배치된 반도체 다이;
    상기 반도체 다이를 덮고 평탄한 상면을 가지는 제1감광성유전층;
    상기 제1감광성유전층의 상면을 덮는 제2감광성유전층;
    상기 제1감광성유전층의 상면과 상기 제2감광성유전층과의 사이 계면에 위치하고 상기 제1감광성유전층의 일부 영역을 관통하여 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층; 및
    상기 제2감광성유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들;을 포함하는 웨이퍼 레벨 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 보호 웨이퍼는
    실리콘 웨이퍼를 포함하는 웨이퍼 레벨 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 재배선층은
    상기 반도체 다이 외측 바깥으로 확장되도록 연장된 웨이퍼 레벨 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 보호 웨이퍼는
    상기 반도체 다이의 두께보다 두꺼운 두께를 가지는 웨이퍼 레벨 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2감광성유전층은
    상기 제1감광성유전층의 측면들에 정렬된 측면들; 및
    상기 제1감광성유전층의 상기 평탄한 상면을 덮는 평탄한 상면을 포함하는 웨이퍼 레벨 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1감광성유전층은
    상기 제2감광성유전층의 측면들에 정렬 및 상기 보호 웨이퍼의 측면들에 정렬된 측면들을 가지는 웨이퍼 레벨 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 외측 접속 단자들은
    솔더볼들을 포함하는 웨이퍼 레벨 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 다이와 상기 보호 웨이퍼 사이에 접착층을 더 포함하는 웨이퍼 레벨 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2감광성유전층은
    상기 외측 접속 단자들이 배치되는 평탄한 상면을 포함하는 웨이퍼 레벨 패키지.
  10. 보호 웨이퍼의 제1표면 상을 덮는 전자기간섭 제1차폐층;
    상기 제1차폐층 상에 실장된 반도체 다이;
    상기 반도체 다이를 덮고 측면 및 상면을 가지는 제1유전층;
    상기 제1유전층의 측면 및 상면을 덮는 제2유전층;
    상기 제1유전층의 측면을 덮도록 상기 제2유전층과 상기 제1유전층의 측면 사이 계면에 위치하는 전자기간섭 제2차폐층;
    상기 제1유전층의 상면과 상기 제2유전층과의 사이 계면에 위치하고 상기 제1유전층의 일부를 관통하여 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층; 및
    상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들;을 포함하는 웨이퍼 레벨 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 보호 웨이퍼의 상기 제1표면에 위치하는 얼라인 마크(align mark)를 더 포함하는 웨이퍼 레벨 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1유전층의 상기 상면은
    평탄한 표면을 포함하는 웨이퍼 레벨 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1유전층의 상기 평탄한 표면은
    상기 제1유전층 상에 미세 피치의 패턴이 형성되는 것을 허용하는 웨이퍼 레벨 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2유전층은
    평탄한 표면을 포함하는 상면을 가지는 웨이퍼 레벨 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 및 제2유전층들은
    감광성유전층들을 각각 포함하는 웨이퍼 레벨 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 전자기간섭 제2차폐층은
    상기 전자기간섭 제1차폐층의 일부 부분에 중첩되도록 연장된 웨이퍼 레벨 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 전자기간섭 제2차폐층은
    상기 전자기간섭 제1차폐층에 전기적으로 연결되는 웨이퍼 레벨 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 반도체 다이와 상기 전자기간섭 제1차폐층 사이에 접착층을 더 포함하는 웨이퍼 레벨 패키지.
  19. 보호 웨이퍼의 제1표면에 오목한 형상으로 얼라인 마크(align mark)를 형성하는 단계;
    상기 보호 웨이퍼의 제1표면 상에 상기 얼라인 마크를 기준으로 정렬되도록 반도체 다이들을 나란히 실장하는 단계;
    제1감광성 유전 필름(film)을 상기 보호 웨이퍼에 부착하여 상기 반도체 다이들을 매립하는 제1감광성유전층을 형성하는 단계;
    상기 제1감광성유전층의 표면을 평탄화하는 평탄화 처리 단계;
    상기 제1감광성유전층의 일부 영역을 직접적으로 노광(exposure)하는 단계;
    상기 노광된 제1감광성유전층을 현상(development)하여 상기 반도체 다이들의 표면 일부를 노출하는 오프닝부(opening portion)들을 형성하는 단계;
    상기 제1감광성유전층의 상면 표면에 상기 오프닝부들을 통해 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층을 형성하는 단계;
    상기 재배선층을 덮는 제2유전층을 형성하는 단계;
    상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들을 형성하는 단계; 및
    상기 보호 웨이퍼의 두께를 줄이는 박막화(thinning) 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 평탄화 처리 단계는
    제1감광성 유전층의 표면에 대향되는 평탄한 표면을 가지는 평탄화 부재를 상기 제1감광성 유전층 상에 도입하는 단계; 및
    상기 평탄화 부재를 이용하여 상기 제1감광성 유전층을 가압 및 가열하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
  21. 보호 웨이퍼의 제1표면 상에 전자기간섭 제1차폐층을 형성하는 단계;
    상기 제1차폐층 상에 반도체 다이들을 나란히 실장하는 단계;
    상기 반도체 다이들을 덮도록 제1감광성 유전 필름(film)을 상기 보호 웨이퍼에 합지(lamination)하여 제1감광성 유전층을 형성하는 단계;
    상기 제1감광성 유전층에 상기 반도체 다이들의 표면 일부를 노출하는 오프닝부(opening portion) 및 상기 제1차폐층의 표면 일부를 노출하는 트렌치(trench) 홈들을 형성하는 단계;
    상기 트렌치 홈에 의해 노출되는 상기 제1감광성 유전층의 노출된 측면을 덮는 전자기간섭 제2차폐층을 형성하고, 상기 제1감광성 유전층의 상면 표면에 상기 오프닝부를 통해 상기 반도체 다이에 전기적으로 접속되는 재배선(RDL)층을 형성하는 단계;
    상기 제2차폐층 및 상기 재배선층을 덮는 제2유전층을 형성하는 단계; 및
    상기 제2유전층의 일부를 관통하여 상기 재배선층에 전기적으로 접속되는 외측 접속 단자들을 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조 방법.
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