TW201724386A - 半導體、封裝件、晶圓級封裝件以及其製造方法 - Google Patents

半導體、封裝件、晶圓級封裝件以及其製造方法 Download PDF

Info

Publication number
TW201724386A
TW201724386A TW105132551A TW105132551A TW201724386A TW 201724386 A TW201724386 A TW 201724386A TW 105132551 A TW105132551 A TW 105132551A TW 105132551 A TW105132551 A TW 105132551A TW 201724386 A TW201724386 A TW 201724386A
Authority
TW
Taiwan
Prior art keywords
dielectric layer
wafer
photosensitive dielectric
layer
semiconductor die
Prior art date
Application number
TW105132551A
Other languages
English (en)
Other versions
TWI692842B (zh
Inventor
崔亨碩
成基俊
金鍾薰
劉榮槿
裵弼淳
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201724386A publication Critical patent/TW201724386A/zh
Application granted granted Critical
Publication of TWI692842B publication Critical patent/TWI692842B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

根據各種實施方式，可以提供封裝件、半導體和晶圓級封裝件，並且可以提供製造封裝件、半導體和晶圓級封裝件的方法。一種製造晶圓級封、裝件的方法可以包括以下步驟：在保護晶圓的表面處形成對準標記；利用所述對準標記來將半導體晶粒安裝在所述保護晶圓上；形成覆蓋所述半導體晶粒的第一感光介電層；將所述第一感光介電層的頂表面平坦化；將經平坦化的第一感光介電層的部分曝光並且對其進行顯影，以形成使所述半導體晶粒的一部分暴露的開口部；以及在所述第一感光介電層上形成再分配線。可以形成第二感光介電層以覆蓋所述再分配線。還可以提供相關的晶圓級封裝件。

Description

半導體、封裝件、晶圓級封裝件以及其製造方法
本公開的實施方式可以總體上涉及半導體封裝件(package)，並且更具體地涉及晶圓級封裝件及其製造方法。
相關申請的交叉引用
本申請要求於2015年12月11日提交的韓國專利申請No.10-2015-0177492以及於2016年3月22日提交的韓國專利申請No.10-2016-0034059的優先權，這些韓國專利申請通過引用方式被完整地併入到本文中。
電子系統中所採用的半導體裝置可以包括各種電子電路元件。所述電子電路元件可以被整合在半導體基板中和/或半導體基板上，以構成半導體晶片或者半導體晶粒(die)。半導體晶片或者半導體晶粒可以被包封以提供半導體封裝件。半導體封裝件可以被提供以保護該半導體封裝件中的半導體晶片或者半導體晶粒免受外力影響。半導體封裝件被廣泛地用在諸如電腦、移動系統或者資料存儲媒體這樣的電子系統中的每一個中。近來，隨著諸如智慧型手機這樣的更輕且更小的電子系統的開發，對薄的半導體封裝件的需求不斷增加。
由於對薄的半導體封裝件的需求不斷增加，因此半導體封裝件中構成半導體晶片的半導體基板的厚度已經減小。因此，已經集中大量的精力以防止半導體封裝件或者半導體基板在封裝處理期間翹曲。此外，由於半導體封裝件按比例縮小並且半導體封裝件的連接件(例如，連接焊墊)的數目增加，因此已經提出很多技術來實現具有精細節距的焊墊的高性能半導體封裝件。
根據各種實施方式，可以提供封裝件、半導體和晶圓級封裝件。根據各種實施方式，可以提供製造封裝件、半導體和晶圓級封裝件的方法。一種製造晶圓級封裝件的方法可以包括形成對準標記。所述方法可以包括將半導體晶粒安裝在第一表面上。所述方法可以包括將第一感光介電膜附接到保護晶圓。所述方法可以包括將第一感光介電層的與保護晶圓相反的頂表面平坦化。所述方法可以包括將經平坦化的第一感光介電層的部分曝光。所述方法可以包括對經曝光的第一感光介電層進行顯影。所述方法可以包括在第一感光介電層上形成再分配線(redistribution line)。所述再分配線可以被形成為穿過開口部電連接到半導體晶粒。可以形成第二感光介電層以覆蓋所述再分配線。
10‧‧‧載體
20‧‧‧晶粒
21‧‧‧連接焊墊
23‧‧‧表面
30‧‧‧臨時黏合劑
40‧‧‧EMC層
41‧‧‧表面
50‧‧‧絕緣層
51‧‧‧開口部
60‧‧‧再分配線
60A‧‧‧第一部分
60B‧‧‧第二部分
60C‧‧‧第三部分
63‧‧‧區域
70‧‧‧第二絕緣層
81‧‧‧開口部
81E‧‧‧開口部
400‧‧‧晶圓級封裝件
401‧‧‧晶圓級封裝件
1101‧‧‧第一表面
1100U‧‧‧單位區域
1100W‧‧‧保護晶圓
1103‧‧‧第二表面
1103B‧‧‧第二表面
1105‧‧‧晶片安裝區域
1106‧‧‧邊界區域
1101‧‧‧第一表面
1110‧‧‧對準標記
1200‧‧‧半導體晶粒
1201‧‧‧內部連接件
1206‧‧‧第三表面
1207‧‧‧第四表面
1300‧‧‧黏合層
1410‧‧‧第一感光介電層
1410A‧‧‧第一感光介電層
1410F‧‧‧第一感光介電膜
1410H‧‧‧第一部分
1410L‧‧‧第二部分
1410P‧‧‧平坦表面
1410U‧‧‧不平坦表面
1411‧‧‧第一開口部
1450‧‧‧第二感光介電層
1450P‧‧‧平坦表面
1451‧‧‧第二開口部
1490‧‧‧平坦化構件
1490P‧‧‧平坦表面
1500‧‧‧再分配線
1530‧‧‧通孔
1550‧‧‧跡線圖案
1600‧‧‧外部連接件
1700‧‧‧光阻圖案
1800‧‧‧鋸片
4100W‧‧‧保護晶圓
4101‧‧‧第一表面
4103‧‧‧第二表面
4103B‧‧‧第二表面
4105‧‧‧晶片安裝區域
4106‧‧‧邊界區域
4110‧‧‧對準標記
4150‧‧‧第一遮罩層
4200‧‧‧半導體晶粒
4201‧‧‧內部連接件
4206‧‧‧第三表面
4207‧‧‧第四表面
4300‧‧‧黏合層
4410‧‧‧第一感光介電層
4410P‧‧‧平坦頂表面
4410S‧‧‧側壁
4411‧‧‧第一開口部
4413‧‧‧溝槽
4450‧‧‧第二感光介電層
4450P‧‧‧平坦頂表面
4451‧‧‧第二開口部
4500‧‧‧再分配線
4510‧‧‧第二遮罩層
4530‧‧‧通孔
4550‧‧‧跡線圖案
4600‧‧‧外部連接件
4700‧‧‧光阻圖案
4800‧‧‧鋸片
7800‧‧‧記憶卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
圖1至圖3是例示了在製造晶圓級封裝件中根據晶粒移位的故障的示例的表示的截面圖。
圖4和圖5例示了在製造晶圓級封裝中根據晶粒與環氧樹脂模製化合物之間的非平面化(non-planarity)的故障的示例的表示。
圖6是例示了在製造晶圓級封裝中根據再分配線的圖案密度的圖案失真的示例的表示的截面圖。
圖7至圖19例示了根據實施方式的製造晶圓級封裝件的方法的示例的表示。
圖20是例示了根據實施方式的晶圓級封裝件的示例的表示的截面圖。
圖21至圖30是例示了根據實施方式的製造晶圓級封裝件的方法的示例的表示的截面圖。
圖31是例示了根據實施方式的晶圓級封裝件的示例的表示的截面圖。
圖32是例示了採用包括根據實施方式的封裝件在內的記憶卡的電子系統的示例的表示的區塊圖。
圖33是例示了包括根據實施方式的封裝件在內的電子系統的示例的表示的區塊圖。
本文中使用的術語可以對應於在實施方式中考慮其功能而選擇的詞，並且術語的含義可以根據實施方式所屬的領域中的普通技術人員而被解釋為不同。如果詳細地限定，則術語可以根據所述限定來解釋。除非另外限定，否則本文中使用的術語(包括技術術語和科學術語)具有與實施方式所屬的技術領域中的普通技術人員通常理解的含義相同的含義。
將要理解的是，雖然可以在本文中使用術語第一、第二、第 三等來描述各個元件，但是這些元件不應該受這些術語限制。這些術語僅被用來將一個元件與另一個元件區分開。因此，在不脫離教導的情況下，一些實施方式中的第一元件能夠在其它實施方式中被稱為第二元件。
還將理解的是，當一個元件被稱作“在”另一元件“上”、“在”另一元件“上方”、“在”另一元件“下方”或者“在”另一元件“下面”時，該元件能夠直接“在”另一元件“上”、直接“在”另一元件“上方”、直接“在”另一元件“下方”或者直接“在”另一元件“下面”，或者也可以存在中間元件。因此，本文中使用的諸如“在…上”、“在…上方”、“在…下方”或者“在…下面”這樣的術語僅是為了描述特定實施方式的目的，而不是旨在限制本公開。
根據以下實施方式的半導體封裝件可以包括諸如半導體晶粒或者半導體晶片這樣的電子裝置，並且半導體晶粒或者半導體晶片可以通過使用晶粒鋸切製程將諸如包括電路的晶圓這樣的半導體基板分離成多個塊來獲得。半導體晶片可以與記憶體晶片、邏輯晶片或者特定應用積體電路(ASIC)晶片對應。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、快閃記憶體電路、磁隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或相變隨機存取記憶體(PcRAM)電路。半導體封裝件中的每一個可以包括封裝基板和安裝在封裝基板上的半導體晶片，並且封裝基板可以被用於將半導體晶片電連接到外部裝置。因此，與半導體基板不同，封裝基板可以包括設置在由介電材料組成的基板主體上和/或該基板主體中的電路跡線(trace)。半導體 基板可以是印刷電路板(PCB)。半導體封裝件可以被用在諸如例如但不限於行動電話這樣的通信系統、與生物技術或健康保健關聯的電子系統、或者穿戴式電子系統中。
在整個說明書中，相同的附圖標記指代相同的元件。因此，即使沒有參照一幅圖提及或描述一個附圖標記，也會參照另一幅圖來提及或描述該附圖標記。此外，即使在一幅圖中未示出一個附圖標記，也會在另一幅圖中提及或描述該附圖標記。
本公開可以提供製造晶圓級封裝件的方法以及由此製造的晶圓級封裝件。可以使用具有諸如矽晶圓這樣的晶圓的形狀的保護基板來製造晶圓級封裝件。根據以下實施方式的晶圓級封裝件可以被製造為具有扇出半導體封裝件形式。扇出半導體封裝件中的每一個可以具有如下的結構：即使半導體晶片小於扇出半導體封裝件，半導體晶片也通過設置在模製構件上的再分配線電連接到諸如焊球這樣的外部連接件。
扇出半導體封裝件(即，扇出晶圓級封裝件)可以通過以下方式來實現：執行用於在使用臨時晶圓作為載體的晶圓上形成諸如環氧樹脂模製化合物(EMC)材料的模製構件的晶圓模製製程，並且通過在模製構件上形成再分配線。然而，在這種情況下，扇出晶圓級封裝件可以呈現諸如差的封裝地形(topography)、易於翹曲、由於晶粒移位而導致的故障、晶片到模具的非平面化等這樣的一些問題。這些問題會在實現包括具有精細節距的互連件的高性能封裝件時成為障礙。也就是說，可能在減小晶圓級封裝件的諸如焊墊這樣的連接件的節距和尺寸以及在減小晶圓級封裝件的互連線的節距和尺寸時存在一些困難。
晶粒移位現象可能由於臨時晶圓與半導體晶片(或者半導體晶粒)之間的臨時接合而發生。臨時晶圓可以通過臨時黏合劑接合到半導體晶片。然而，由於臨時晶圓最終必須被去除，因此臨時黏合劑可以具有相對弱的黏合強度。因此，在晶圓模製製程期間，臨時黏合劑可能由於EMC材料的壓力而變形，以導致半導體晶片的位置移位。在晶圓模製製程之後，EMC材料可以被冷卻以導致EMC材料的收縮。在這種情況下，半導體晶片可以朝向晶圓的中心部移動。因此，半導體晶片的連接焊墊的位置可以改變，以在形成用於限定焊墊開口的絕緣層時導致連接焊墊與用於使連接焊墊暴露的焊墊開口之間的未對準。結構，雖然焊球附接到連接焊墊，但是焊球會與連接焊墊未對準。
可以在半導體晶片與模製構件之間的邊界處發生晶片到模具的非平面化問題。在臨時黏合劑被提供到臨時晶圓上並且包括半導體晶片的晶圓被定位在臨時黏合劑上之後，可以在用於形成模製構件的模製製程期間對半導體晶片和臨時黏合劑施加高壓力。施加到半導體晶片和臨時黏合劑的高壓力可以導致具有相對低的模量的臨時黏合劑的變形，而具有相對高的模量的半導體晶片幾乎不變形。結果，可以在半導體晶片與模製構件之間的邊界處形成臨時黏合劑的表面高度差。因此，當在後續製程中在半導體晶片和模製構件上面形成再分配線時，臨時黏合劑的表面高度差會導致再分配線的圖案失真。
當再分配線被形成為具有多層結構並且覆蓋再分配線的絕緣層使用旋轉塗覆製程來形成時，根據再分配線的圖案密度，不可能在絕緣層的表面上均勻地執行光微影製程。該非均勻的光微影製程會導致圖案 失真。
如果封裝件中的具有相對高的熱膨脹係數(CTE)的模製構件(例如，EMC材料)的體積大於具有相對低的熱膨脹係數(CTE)的矽材料的體積，則晶圓可以在用於形成模製構件的晶圓模製製程期間或者該晶圓模製製程之後容易翹曲。在模製構件被形成並且再分配線被形成的同時，可以重複執行加熱步驟和冷卻步驟以導致由於模製構件與矽材料之間的CTE差而導致的應力的集中。因此，晶圓可能容易翹曲。晶圓的翹曲會導致製程設備的故障或製程故障。
圖1、圖2和圖3是例示了在製造晶圓級封裝件中根據晶粒移位的故障的示例的表示的截面圖。
參照圖1，晶粒20可以使用臨時黏合劑30附接到載體10的表面。晶粒20可以附接到載體10，以使得晶粒20的連接焊墊21面對載體10。參照圖2，在EMC層40被形成為覆蓋晶粒20的同時，晶粒20中的至少一個可以橫向移位。結果，與其初始位置相比較，所述晶粒20中的至少一個的位置可以改變。如果晶粒20橫向移位，則晶粒20的連接焊墊21的位置也可以改變。在形成EMC層40之後，可以從晶粒20和EMC層40去除載體10。可以通過減小臨時黏合劑30的黏合強度來去除載體10。臨時黏合劑30的黏合強度可以通過向臨時黏合劑30照射紫外(UV)線或者通過對臨時黏合劑30加熱來減小。參照圖3，絕緣層50可以被形成在EMC層40的表面上以覆蓋晶粒20和晶粒20的連接焊墊21，並且可以形成貫穿絕緣層50的開口部51以使連接焊墊21暴露。然後，可以在絕緣層50上和開口部51中形成再分配線60。如果晶粒20如上所述在形成EMC層40期 間橫向移位，則開口部51可以被形成為與連接焊墊21未對準。結果，如圖3所例示，再分配線60可以與連接焊墊21電斷開，從而導致連接故障。
圖4和圖5例示了在製造晶圓級封裝中根據晶粒EMC層之間的非平面化的故障的示例的表示。圖4是沿著再分配線60中的任意一條的長度方向截取的垂直截面圖，並且圖5是再分配線60的平面圖。
參照圖4，絕緣層50的非平面化可以被例示在EMC層40與晶粒20的側壁之間的邊界面上。這是因為在形成EMC層40的同時，與晶粒20接觸的臨時黏合劑(圖2的30)被向下按壓得比與EMC層40接觸的臨時黏合劑(圖2的30)多。因此，可以在晶粒20與EMC層40之間提供高度差。也就是說，高度差D1可以存在於晶粒20的表面23與EMC層40的表面41之間。覆蓋晶粒20和EMC層40的絕緣層50可以由於晶粒20與EMC層40之間的高度差D1而被形成為具有不平坦的表面，並且形成在絕緣層50上的再分配層也可以具有呈現高度差D2的不平坦的表面。再分配線60可以通過對具有高度差D2的再分配層進行圖案化來形成。因此，高度差D2可以影響用於對再分配層進行圖案化以形成再分配線60的光微影製程，並且再分配線60中的每一條可以被形成為具有不均勻的寬度。例如，如果再分配層使用光微影製程和蝕刻製程來圖案化，則可能由於塗覆在再分配層上的光阻層的不均勻的厚度而在光微影製程期間難以調整並最佳化焦點的深度。因此，再分配線60可以被形成為包括與晶粒20交疊並且具有寬度X1的第一部分60A以及與EMC層40交疊並且具有與寬度X1不同的寬度X2的第二部分60B(見圖5)。另外，再分配線60可以被形成為包括第一部分60A與第二部分60B之間的第三部分60C。在這種情況下， 參照圖5，如果寬度X1大於寬度X2，則再分配線60的第三部分60C可以從第一部分60A開始朝向第二部分60B逐漸減小。再分配線60的不均勻的寬度會導致再分配線60的電特性和可靠性的劣化。
圖6是例示了在製造晶圓級封裝中根據再分配線60的圖案密度的圖案失真的示例的表示的截面圖。
參照圖6，再分配線60可以形成在覆蓋晶粒20的第一絕緣層50上，並且第二絕緣層70可以形成在第一絕緣層50上以覆蓋再分配線60。第二絕緣層70的表面可以具有在設置有再分配線60的區域61與沒有設置再分配線60的區域63之間的高度差D3。高度差D3可以與區域61中的第二絕緣層70的頂表面的表面高度L1和區域63中的第二絕緣層70的頂表面的表面高度L2之間的差對應。如果第二絕緣層70具有呈現高度差D3的頂表面，則形成在第二絕緣層70上的光阻圖案80的開口部81和81E中的一些可以具有圖案失真。如果使用區域61作為目的地區域來確定用於形成光阻圖案80的光微影製程的曝光條件，則光阻圖案80的位於區域61中的開口部81可以被正常地形成為全開，而光阻圖案80的位於區域63中的開口部81E被異常地形成為沒有全開。這種圖案失真可能是由於第二絕緣層70的頂表面的高度差D3而導致的。
根據本公開，保護基板(或者保護晶圓)可以被用作支承晶圓以支承半導體晶粒(或者半導體晶片)，半導體晶粒可以使用具有永久黏合強度的黏合劑附接到保護基板。因此，在半導體晶粒附接到保護基板之後，可以將半導體晶粒牢固地固定到保護基板以防止半導體晶粒在後續製程期間移位。半導體晶粒可以使用層壓製程而覆蓋有感光介電膜，該感光 介電膜可以被平坦化以提供感光介電膜的平坦的頂表面。隨後，可以在感光介電膜的平坦的頂表面上形成再分配線。因此，在形成再分配線之前，能夠防止下面的介電層具有不平坦的地形。用作保護基板的矽基板可以用作封裝主體的一部分。因此，可以緩解由於封裝主體與保護基板之間的CTE差而導致的未對準問題，以抑制晶圓級封裝件的翹曲。因此，本公開可以提供包括具有精細節距的互連線在內的高性能半導體封裝件。
圖7至圖19例示了根據實施方式的製造晶圓級封裝件的方法的示例的表示。圖7是保護晶圓1100W的平面圖，並且圖8至圖19中的每一個包括保護晶圓1100W的一部分的截面圖。
參照圖7，可以提供保護晶圓1100W以使用晶圓級封裝件的製造技術來製造扇出半導體封裝件。保護晶圓1100W可以是例如矽晶圓的半導體晶圓或者半導體基板。在一些實施方式中，保護晶圓1100W可以是由與矽材料不同的材料組成的晶圓。在一些其它實施方式中，保護晶圓1100W可以由CTE與附接到保護晶圓1100W的半導體晶粒(圖8的1200)的主體的CTE基本上相等的材料組成。在這種情況下，可以抑制由於半導體晶粒與保護基板之間的CTE差而導致的一些故障(例如，翹曲)。例如，如果半導體晶粒(圖8的1200)中的每一個具有矽主體，則保護晶圓1100W可以由矽材料組成。
保護晶圓1100W可以是厚度為半導體晶粒(圖8的1200)的厚度的約十倍至約三十倍的矽晶圓。例如，如果半導體晶粒(圖8的1200)具有約30微米至約50微米的厚度，則保護晶圓1100W可以具有約750微米至約770微米的厚度。由於保護晶圓1100W比半導體晶粒(圖8的1200) 厚得多，因此保護晶圓1100W與封裝件的體積比可以大於半導體晶粒(圖8的1200)與封裝件的體積比。這可以抑制由於半導體晶粒(圖8的1200)與其它元件之間的CTE差而導致的影響。因此，可以抑制封裝件的翹曲。
保護晶圓1100W可以具有彼此相對的第一表面1101和第二表面1103，並且第一表面1101與第二表面1103之間的距離可以與保護晶圓1100W的厚度對應。對準標記1110可以形成在保護晶圓1100W的第一表面1101處。當在後續製程中重新構成半導體晶粒(圖8的1200)時，對準標記1110可以被用作用於指派半導體晶粒(圖8的1200)的位置的參考標記。對準標記1110可以形成在保護晶圓1100W的單位區域1100U中的每一個的邊界區域1106中。保護晶圓1100W可以包括多個單位區域1100U。每個單位區域1100U可以被指派給單個封裝件。單位區域1100U可以被排列成具有矩陣形式。每個單位區域1100U可以包括安裝有半導體晶粒1200的晶片安裝區域1105和包圍晶片安裝區域1105以用作劃道(scribe lane)的邊界區域1106。保護晶圓1100W可以包括以二維方式排列的多個單位區域1100U。對準標記1110可以被設置在彼此相鄰的晶片安裝區域1105之間的邊界區域1106中。另選地，對準標記1110可以被設置在晶片安裝區域1105中以與邊界區域1106相鄰。對準標記1110可以被形成為具有比保護晶圓1100W的第一表面1101低或者高的表面。例如，對準標記1110可以通過對保護晶圓1100W的第一表面1101的一部分進行選擇性蝕刻而被形成為具有凹槽形狀或者凹面形狀。因此，可以在後續製程中使用對準標記1110來實現精確的對準。也就是說，保護晶圓1100W的第一表面1101與對準標記1110的底表面之間的高度差可以產生具有高解析度的圖像，並且可以使用具有高解 析度的對準標記圖像來精確地設置或者識別保護晶圓1100W的特定位置。對準標記1110可以位於每個單位區域1100U中以提供參考位置。因此，半導體晶粒(圖8的1200)可以在後續製程中使用對準標記1110來與保護晶圓1100W精確地對準。
參照圖8，半導體晶粒1200可以被設置在保護晶圓1100W的第一表面1101上以使用對準標記1110分別與晶片安裝區域1105對準，並且半導體晶粒1200可以被分別安裝在晶片安裝區域1105上。每個半導體晶粒1200具有面對保護晶圓1100W的第一表面1101的第三表面1206，並且可以在半導體晶粒1200的第三表面1206上設置黏合層1300。例如連接焊墊的內部連接件1201可以被設置在半導體晶粒1200的與保護晶圓1100W相反的第四表面1207上。因此，半導體晶粒1200可以被安裝在保護晶圓1100W上，以使得連接焊墊1201被設置在半導體晶粒1200的與保護晶圓1100W相反的表面上。半導體晶粒1200可以被分別設置在通過邊界區域1106彼此分隔開的晶片安裝區域1105上。因此，半導體晶粒1200可以並排地排列在保護晶圓1100W上。
黏合層1300可以提供保護晶圓1100W與半導體晶粒1200之間的永久接合，以將半導體晶粒1200固定到保護晶圓1100W。與用於在用於製造晶圓級封裝件的一般技術中將臨時載體(或者處理支承件)臨時附接到半導體晶粒的臨時黏合層不同，黏合層1300可以提供保護晶圓1100W與半導體晶粒1200之間的不可逆的接合。如果UV射線照射到臨時黏合層上，則臨時黏合層會失去其黏合強度。因此，可以使用UV射線來將臨時載體(或者處理支承件)與半導體晶粒分離。在實施方式中，黏合層 1300可以在半導體晶粒1200被安裝在保護晶圓1100W上之後固化。在這種情況下，即使UV射線照射到經固化的黏合層1300上，經固化的黏合層1300也不會失去其黏合強度。因此，即使在半導體晶粒1200被安裝在保護晶圓1100W上並且與其接合之後，也能夠利用加熱或者UV射線來附加地執行固化處理。黏合層1300可以包含硬化性黏合劑成分，並且半導體晶粒1200可以通過硬化性黏合劑成分的化學反應不可逆地固定到保護晶圓1100W。黏合層1300可以包含用作硬化性黏合劑成分的環氧樹脂成分，並且黏合層1300可以在固化處理期間通過環氧樹脂反應來硬化，以提供保護晶圓1100W與半導體晶粒1200之間的永久且不可逆的接合。由於黏合層1300將半導體晶粒1200牢固地接合並固定到保護晶圓1100W，因此黏合層1300可以在後續製程期間抑制半導體晶粒1200的位置移位。在本公開中，保護晶圓1100W不與半導體晶粒1200分離，並且保護晶圓1100W的一部分可以構成每個封裝件的一部分。因此，可以使用能夠將半導體晶粒1200永久地固定到保護晶圓1100W的不可逆黏合材料作為黏合層1300。
在一些實施方式中，黏合層1300可以包含熱介面材料成分或者導熱成分，以提供輻射或者散發由半導體晶粒1200的操作產生的熱的路徑。如果黏合層1300中包含諸如金屬顆粒這樣的導熱成分或者熱介面材料成分，則半導體晶粒1200中產生的熱可以被更容易地散發到保護晶圓1100W中。保護晶圓1100W的熱導率可以高於在後續製程中被形成為包圍半導體晶粒1200的感光材料層的熱導率。因此，如果黏合層1300包含熱介面材料成分或者導熱成分，則可以更有效地散發半導體晶粒1200中產生的熱。
參照圖9，第一感光介電膜1410F可以被設置在半導體晶粒1200上。參照圖10，第一感光介電膜1410F可以附接到保護晶圓1100W以形成第一感光介電層1410A。因此，半導體晶粒1200可以被掩埋在第一感光介電層1410A中。第一感光介電膜(圖9中的1410F)可以包括諸如感光聚醯亞胺膜或者感光聚苯並惡唑膜這樣的感光聚合物膜。在一些實施方式中，包含環氧樹脂成分的感光膜可以被用作第一感光介電膜1410F。由於第一感光介電膜1410F或者第一感光介電層1410A包含光敏劑，因此第一感光介電層1410A的暴露於光(諸如UV射線)的一部分可以具有與第一感光介電層1410A的沒有暴露於光(諸如UV射線)的另一部分的溶解度不同的溶解度。
附接到保護晶圓1100W的第一感光介電層1410A可以具有不平坦表面1410U。由於具有平坦表面的第一感光介電膜1410F被層壓到保護晶圓1100W和半導體晶粒1200上以提供第一感光介電層1410A，因此第一感光介電層1410A的不平坦表面1410U可以是由於對準標記1110和半導體晶粒1200的表面形態而導致的。也就是說，第一感光介電層1410A與每個半導體晶粒1200交疊的第一部分1410H可以具有比第一感光介電層1410A的設置在半導體晶粒1200之間的第二部分1410L的頂表面高的頂表面。
參照圖11，可以對第一感光介電層1410A應用平整步驟。例如，具有平坦表面1490P的平坦化構件1490可以位於第一感光介電層1410A上，並且平坦化構件1490可以在加熱的情況下被向下按壓以將第一感光介電層1410A的不平坦表面1410U改變為通過平坦化構件1490的平坦 表面1490P平整的平坦表面1410P。結果，可以提供具有平坦表面1410P的第一感光介電層1410。平坦化構件1490可以是具有平坦表面1490P的模具框架。平坦化構件1490可以是壓輥(press roller)。即使第一感光介電層1410A由於半導體晶粒1200的存在而具有不平坦表面1410U，第一感光介電層1410A也可以通過平整步驟被改變為具有平坦表面1410P的第一感光介電層1410。因此，能夠在第一感光介電層1410的平坦表面1410P上形成具有精細節距的互連線。
參照圖12，可以在第一感光介電層1410中形成第一開口部1411，以使半導體晶粒1200的一部分(例如，內部連接件1201)暴露。第一開口部1411可以被形成為貫穿第一感光介電層1410。第一開口部1411可以通過選擇性地使第一感光介電層1410的一部分暴露於諸如UV射線的光並且通過對所暴露的第一感光介電層1410進行顯影而形成。在這種情況下，由於第一感光介電層1410具有平坦表面1410P，因此可以在沒有由於散焦曝光等而導致的任何圖案失真的情況下均勻且精確地形成第一開口部1411。
參照圖13，可以在具有第一開口部1411的第一感光介電層1410上形成光阻圖案1700。光阻圖案1700可以被用作遮罩，例如，用於形成再分配線的電鍍遮罩。光阻圖案1700可以通過將光阻材料塗覆在第一感光介電層1410上並且使用曝光製程和顯影製程對光阻材料進行圖案化來形成。光阻圖案1700可以被形成為使第一開口部1411暴露並且使第一感光介電層1410的與第一開口部1411相鄰的平坦表面1410P的一部分暴露。由於第一感光介電層1410具有平坦表面1410P，因此光阻圖案1700可以在沒有 由於下面的層的不平坦表面而導致的一些製程問題的情況下被形成為具有精確的尺寸。光阻圖案1700可以被形成為限定設置有再分配線的區域。
參照圖14，可以在第一感光介電層1410的通過光阻圖案(圖13中的1700)暴露的平坦表面1410P上以及通過光阻圖案1700暴露的第一開口部1411中形成再分配線1500。然後可以去除光阻圖案1700。光阻圖案1700可以用作限定再分配線1500的形狀的圖案化遮罩。再分配線1500可以通過將包含銅的電鍍層沉積在通過光阻圖案1700暴露的第一感光介電層1410上而形成，並且可以去除光阻圖案1700。另選地，再分配線1500可以通過將包含銅的電鍍層沉積在第一感光介電層1410和光阻圖案1700二者上並且將光阻圖案1700剝離而形成。
每個再分配線1500可以被形成為包括位於第一感光介電層1410的平坦表面1410P上以用作互連線的跡線圖案1550以及位於第一開口部1411中的一個中以將跡線圖案1550電連接到內部連接件1201中的一個的通孔1530。通孔1530可以被形成為垂直地貫穿覆蓋半導體晶粒1200的第四表面1207的第一感光介電層1410，並且與內部連接件1201接觸。通孔1530可以被形成為填充第一開口部1411中的一個。跡線圖案1550可以延伸以與設置在半導體晶粒1200之間的第一感光介電層1410的一部分交疊。
由於第一感光介電層1410具有平坦表面1410P，因此光阻圖案(圖13中的1700)可以被形成為在沒有圖案失真的情況下具有精細的節距。因此，其形狀由光阻圖案(圖13中的1700)限定的再分配線1500也可以被形成為在沒有圖案失真的情況下具有精細的節距。因此，能夠增加有限區域中所形成的再分配線1500的數目。
參照圖15，第二感光介電層1450可以形成在第一感光介電層1410的平坦表面1410P上以覆蓋再分配線1500。可以使用與在形成第一感光介電層1410時使用的相同的技術來形成第二感光介電層1450。也就是說，第二感光介電層1450可以通過將第二感光介電膜(未例示)設置在第一感光介電層1410和再分配線1500上並且使用層壓製程將第二感光介電膜附接到第一感光介電層1410而形成。在這種情況下，第二感光介電膜可以因為再分配線1500的存在而具有不平坦的頂表面。因此，可以利用與在使第一感光介電層1410A平坦化時使用的相同的平整步驟來使附接到第一感光介電層1410的第二感光介電膜平坦化。結果，如圖15所例示，第二感光介電層1450可以被形成為具有平坦表面1450P。由於第二感光介電層1450具有平坦表面1450P，因此可以在第二感光介電層1450上更容易地形成精細的圖案。在一些實施方式中，第二感光介電層1450可以由基本上與第一感光介電層1410相同的材料形成。
如果必須形成具有多層結構的再分配線，則可以重複地執行形成再分配線1500的步驟和形成第二感光介電層1450的步驟。即使再分配線被形成為具有多層結構，每個感光介電層也可以被形成為具有平坦的頂表面。因此，具有多層結構的所有再分配線可以被形成為具有精細的節距。
參照圖16，可以對第二感光介電層1450圖案化，以形成貫穿第二感光介電層1450的一部分的第二開口部1451。第二開口部1451可以通過選擇性地使第二感光介電層1450的一部分暴露於諸如UV射線的光並且對所暴露的第二感光介電層1450進行顯影而形成。在這種情況下，由於第二感光介電層1450具有平坦表面1450P，因此可以在沒有由於散焦曝光 等而導致的圖案失真的情況下均勻且精確地形成第二開口部1451。
每個第二開口部1451可以被形成為使再分配線1500中的任意一條的一部分暴露。例如，每個第二開口部1451可以被形成為使再分配線1500中的任意一條的跡線圖案1550的一部分暴露。第二開口部1451中的一些可以被形成為不與半導體晶粒1200交疊。參照圖17，外部連接件1600可以分別附接到通過第二開口部1451暴露的跡線圖案1550。因此，外部連接件1600可以電連接到跡線圖案1550。外部連接件1600可以具有焊球的形狀。另選地，外部連接件1600可以具有凸塊的形狀。外部連接件1600中的一些可以被定位為不與半導體晶粒1200交疊。跡線圖案1550可以延伸到晶片安裝區域1105之間的邊界區域1106上，以實現扇出半導體封裝件。
參照圖18，可以執行減薄步驟以減小保護晶圓1100W的厚度。也就是說，可以使保護晶圓1100W的第二表面1103凹進以提供凹進的第二表面1103B。可以通過對保護晶圓1100W的第二表面1103應用研磨製程來執行減薄步驟。另選地，可以通過對保護晶圓1100W的第二表面1103應用化學機械拋光(CMP)製程或者回蝕(etch-back)製程來執行減薄步驟。
初始保護晶圓1100W可以是具有約750微米至約770微米的厚度的矽晶圓。在執行減薄步驟之後，保護晶圓1100W可以具有約150微米至約400微米的厚度。儘管半導體晶粒1200具有約30微米至約50微米的厚度，然而經減薄的保護晶圓1100W仍然可以比半導體晶粒1200厚。考慮到保護半導體晶粒1200所需要的最小厚度，經減薄的保護晶圓1100W可以具有至少150微米的厚度。由於經減薄的保護晶圓1100W的厚度是半導體晶粒1200的厚度的約3倍至約15倍，因此經減薄的保護晶圓1100W 與封裝件的體積比可以大於半導體晶粒1200與封裝件的體積比。這可以抑制由於半導體晶粒1200與感光介電層1410和1450之間的CTE差而造成的影響。因此，可以抑制封裝件的翹曲。
參照圖19，可以使用分離製程沿著晶片安裝區域1105之間的邊界區域1106對第二感光介電層1450、第一感光介電層1410和經減薄的保護晶圓1100W進行切割，因此提供彼此分離的晶圓級封裝件100和101。例如，鋸片1800可以被設置在用作劃道的邊界區域1106上，並且可以使用鋸片1800沿著邊界區域1106對感光介電層1450和1410與經減薄的保護晶圓1100W進行切割以產生彼此分離的晶圓級封裝件100和101。即使在感光介電層1450和1410與經減薄的保護晶圓1100W被切割以產生晶圓級封裝件100和101之後，晶圓級封裝件100和101中的每一個仍然可以包括經減薄的保護晶圓1100W的一部分，即，單位保護晶圓1100U。因此，單位保護晶圓1100U仍然可以覆蓋半導體晶粒1200的第三表面1206以保護半導體晶粒1200。
圖20是例示了根據實施方式的晶圓級封裝件100的示例的表示的截面圖。
參照圖20，晶圓級封裝件100可以與扇出半導體封裝件對應。晶圓級封裝件100可以包括使用黏合層1300附接到單位保護晶圓1100U的第一表面1101的半導體晶粒1200。晶圓級封裝件100還可以包括覆蓋半導體晶粒1200並且具有側壁1410S和平坦頂表面1410P的第一感光介電層1410。晶圓級封裝件100可以包括堆疊在第一感光介電層1410上的第二感光介電層1450。第二感光介電層1450可以具有平坦頂表面1450P以及與第 一感光介電層1410的側壁1410S對準的側壁1450S。側壁1410S和側壁1450S可以與單位保護晶圓1100U的側壁1100S對準。對準標記1110可以被設置在單位保護晶圓1100U的第一表面1101處，並且可以被設置為與半導體晶粒1200相鄰。單位保護晶圓1100U的厚度T1可以大於半導體晶粒1200的厚度T2。
晶圓級封裝件100也可以包括設置在第一感光介電層1410與第二感光介電層1450之間的再分配線1500。再分配線1500可以延伸到第一感光介電層1410中，並且可以電連接到半導體晶粒1200的內部連接件1201。半導體晶粒1200可以具有彼此相對的第三表面1206和第四表面1207，並且內部連接件1201可以被設置在半導體晶粒1200的第四表面1207上。晶圓級封裝件100還可以包括設置在第二感光介電層1450的平坦頂表面1450P上的外部連接件1600。外部連接件160可以延伸到第二感光介電層1450中，並且可以電連接到再分配線1500的跡線圖案1550。外部連接件1600可以具有焊球的形狀。
圖21至圖30是例示了根據實施方式的製造晶圓級封裝件的方法的示例的表示的截面圖。
參照圖21，可以提供保護晶圓4100W以使用晶圓級封裝件的製造技術來製造扇出半導體封裝件。保護晶圓4100W可以是半導體晶圓或者半導體基板，例如，矽晶圓。在一些實施方式中，保護晶圓4100W可以是由與矽晶圓不同的材料組成的晶圓。在一些其它實施方式中，保護晶圓4100W可以由CTE基本上與附接到保護晶圓4100W的半導體晶粒4200的主體的CTE相等的材料組成。在這種情況下，可以抑制由於半導體晶粒 與保護基板之間的CTE差而導致的一些故障(例如，翹曲)。例如，如果半導體晶粒4200中的每一個具有矽主體，則保護晶圓4100W可以由矽材料組成。
保護晶圓4100W可以具有彼此相對的第一表面4101和第二表面4103，並且可以在保護晶圓4100W的第一表面4101處形成對準標記4110。當在後續製程中重新構成半導體晶粒4200時，對準標記4110可以被用作用於指派半導體晶粒4200的位置的參考標記。保護晶圓4100W可以包括多個晶片安裝區域4105以及所述多個晶片安裝區域4105之間的邊界區域4106。半導體晶粒4200可以被分別安裝在晶片安裝區域4105上，並且邊界區域4106可以用作劃道。因此，邊界區域4106可以包圍晶片安裝區域4105。對準標記4110可以被設置在邊界區域4106中以與晶片安裝區域4105相鄰。對準標記4110可以被形成為具有比保護晶圓4100W的第一表面4101低或者高的表面。例如，對準標記4110可以通過對保護晶圓4100W的第一表面4101的一部分進行選擇性蝕刻而被形成為具有凹槽形狀或者凹面形狀。因此，可以在後續製程中使用對準標記4110來實現精確的對準。也就是說，保護晶圓4100W的第一表面4101與對準標記4110的底表面之間的高度差可以產生具有高解析度的圖像，並且可以使用具有高解析度的對準標記圖像來精確地設置或者識別保護晶圓4100W的特定位置。
可以在包括對準標記4110的第一表面4101上形成導電層，以提供用於保護半導體晶粒4200免受電磁干擾(在下文中，稱作“EMI”)的第一遮罩層4150。可以通過使用化學氣相沉積(CVD)製程或者電鍍製程沉積諸如銅層這樣的金屬層來形成第一遮罩層4150。如果保護晶圓 4100W是矽晶圓，則可以利用在半導體製造中使用的設備來執行用於製造晶圓級封裝件的全部製程。
半導體晶粒4200可以被設置在保護晶圓4100W的第一表面4101上以使用對準標記4110分別與晶片安裝區域4105對準，並且半導體晶粒4200可以被分別安裝在晶片安裝區域4105上。每個半導體晶粒4200具有面對保護晶圓4100W的第一表面4101的第三表面4206，並且可以在半導體晶粒4200的第三表面4206上設置黏合層4300。例如連接焊墊的內部連接件4201可以被設置在半導體晶粒4200的與保護晶圓4100W相反的第四表面4207上。因此，半導體晶粒4200可以使用黏合層4300被安裝在保護晶圓4100W上。黏合層4300可以提供保護晶圓4100W與半導體晶粒4200之間的永久接合，以將半導體晶粒4200固定到保護晶圓4100W。與用於在用於製造晶圓級封裝件的一般技術中將臨時載體(或者處理支承件)臨時附接到半導體晶粒的臨時黏合層不同，黏合層4300可以提供保護晶圓4100W與半導體晶粒4200之間的不可逆接合。如果UV射線照射到臨時黏合層上，則臨時黏合層會失去其黏合強度。因此，可以使用UV射線來將臨時載體(或者處理支承件)與半導體晶粒分離。在實施方式中，黏合層4300可以在半導體晶粒4200被安裝在保護晶圓4100W上之後固化。在這種情況下，即使UV射線照射到經固化的黏合層4300上，經固化的黏合層4300也不會失去其黏合強度。黏合層4300可以包含用作硬化性黏合劑成分的環氧樹脂成分。由於黏合層4300將半導體晶粒4200牢固地接合並固定到保護晶圓4100W，因此黏合層4300可以在後續製程期間抑制半導體晶粒4200的位置移位。在本公開中，保護晶圓4100W不與半導體晶粒4200分離，並且保護 晶圓4100W的一部分可以構成每個封裝件的一部分。因此，可以使用能夠將半導體晶粒4200永久地固定到保護晶圓4100W的不可逆黏合材料作為黏合層4300。
在一些實施方式中，黏合層4300可以包含熱介面材料成分或者導熱成分，以提供輻射或者散發由半導體晶粒4200的操作產生的熱的路徑。如果黏合層4300中包含諸如金屬顆粒這樣的導熱成分或者熱介面材料成分，則半導體晶粒4200中產生的熱可以被更容易地散發到第一遮罩層4150和保護晶圓4100W中。保護晶圓4100W的熱導率可以高於在後續製程中被形成為包圍半導體晶粒4200的感光材料層(圖26的4410和4450)的熱導率。因此，可以更有效地散發半導體晶粒4200中產生的熱。
例如連接焊墊的內部連接件4201可以被設置在半導體晶粒4200的與保護晶圓4100W相反的第四表面4207上。因此，半導體晶粒4200可以被安裝在保護晶圓4100W上，以使得內部連接件4201被設置在半導體晶粒4200的與保護晶圓4100W相反的表面(即，第四表面4207)上。半導體晶粒4200可以被分別設置在通過邊界區域4106彼此分隔開的晶片安裝區域4105上。因此，半導體晶粒4200可以被並排地排列在第一遮罩層4150上。
參照圖22，可以在第一遮罩層4150上形成第一感光介電層4410以覆蓋半導體晶粒4200。如參照圖9、圖10和圖11所述的，可以通過使用層壓製程將第一感光介電膜附接到第一遮罩層4150和半導體晶粒4200並且使附接到第一遮罩層4150和半導體晶粒4200的第一感光介電膜平坦化來形成第一感光介電層4410。結果，第一感光介電層4410可以具有平坦頂 表面4410P。第一感光介電層4410可以包括諸如感光聚醯亞胺膜或者感光聚苯並惡唑膜這樣的感光聚合物膜。在一些實施方式中，第一感光介電層4410可以由包含環氧樹脂成分的感光膜來形成。由於第一感光介電層包含光敏劑，因此第一感光介電層1410的暴露於光(諸如UV射線)的一部分可以具有與第一感光介電層4410的沒有暴露於光(諸如UV射線)的另一部分的溶解度不同的溶解度。
即使第一表面4101由於對準標記4110和半導體晶粒4200被設置在第一表面4101上而具有不平坦表面，第一感光介電層4410也可以具有平坦頂表面4410P。由於第一感光介電層4410具有平坦頂表面4410P，因此能夠在沒有圖案失真的情況下在第一感光介電層4410的平坦頂表面4410P上形成精細的圖案。也就是說，能夠在沒有圖案失真的情況下在第一感光介電層4410的平坦頂表面4410P上形成具有精細節距的互連線。
參照圖23，可以在第一感光介電層4410中形成第一開口部4411，以使半導體晶粒4200的一部分(例如，內部連接件4201)暴露。第一開口部4411可以被形成為貫穿第一感光介電層4410。在形成第一開口部4411的同時，還可以在第一感光介電層4410中形成溝槽4413，以使第一遮罩層4150的一部分暴露。溝槽4413可以被形成為使第一遮罩層4150的與用作劃道的邊界區域4106交疊的一部分暴露。由於溝槽4413沿著邊界區域4106形成，因此溝槽4413可以包圍半導體晶粒4200。第一感光介電層4410可以通過溝槽4413被分離為多個圖案，並且第一感光介電層4410的側壁4410S可以通過溝槽4413暴露。
第一開口部4411和溝槽4413可以通過選擇性地使第一感光 介電層4410的一部分暴露於諸如UV射線的光並且對所暴露的第一感光介電層4410進行顯影而被形成為貫穿第一感光介電層4410。在這種情況下，由於第一感光介電層4410由感光介電膜形成，因此可以對第一感光介電層4410直接應用光微影製程以形成第一開口部4411和溝槽4413。因此，即時在沒有使用任何附加光阻材料的情況下，也可以形成第一開口部4411和溝槽4413。
參照圖24，可以在具有第一開口部4411和溝槽4413的第一感光介電層4410上形成光阻圖案4700。光阻圖案4700可以被用作遮罩，例如，用於形成再分配線的電鍍遮罩。光阻圖案4700可以通過將光阻材料塗覆在第一感光介電層4410上並且使用曝光製程和顯影製程對光阻材料進行圖案化而形成。光阻圖案4700可以被形成為使第一開口部4411和溝槽4413暴露以及使第一感光介電層4410的平坦頂表面4410P的與第一開口部4411相鄰的部分暴露。光阻圖案4700可以被形成為限定設置有再分配線的區域。
參照圖25，可以在第一感光介電層4410的通過光阻圖案(圖24的4700)暴露的平坦頂表面4410P上以及在通過光阻圖案4700暴露的第一開口部4411和溝槽4413中形成再分配線4500。然後，可以去除光阻圖案4700。光阻圖案4700可以用作限定再分配線4500的形狀的圖案化遮罩。再分配線4500可以通過將包含銅的電鍍層選擇性地沉積在通過光阻圖案4700暴露的第一感光介電層4410上而形成，並且可以去除光阻圖案4700。可選地，再分配線4500可以通過將包含銅的導電層沉積在第一感光介電層4410和光阻圖案4700二者上並且將光阻圖案4700剝離而形成。
在將光阻圖案4700剝離以對導電層進行圖案化之後，在第 一感光介電層4410的平坦頂表面4410P上以及在第一開口部4411中剩餘的導電圖案可以對應於再分配線4500，並且在溝槽4413中剩餘的導電圖案可以對應於第二遮罩層4510。第二遮罩層4510可以被形成為與通過溝槽4413暴露的第一遮罩層4150接觸。因此，第二遮罩層4510可以電連接到第一遮罩層4150。因此，第一遮罩層4150和第二遮罩層4510可以包圍半導體晶粒4200的底表面(即，第三表面4206)和側壁，以構成用於保護半導體晶粒4200免受EMI的EMI遮罩籠。在一些實施方式中，可以通過以下方式來形成第二遮罩層4510和再分配線4500：在具有第一開口部4411和溝槽4413的第一感光介電層4410的整個表面上沉積導電層，在導電層上形成光阻圖案(未例示)，並且通過使用光阻圖案作為蝕刻遮罩對導電層進行蝕刻。
每個再分配線4500可以被形成為包括位於第一感光介電層4410的平坦頂表面4410P上以用作互連線的跡線圖案4550、以及位於第一開口部4411中的一個中以將跡線圖案4550電連接到內部連接件4201中的一個的通孔4530。通孔4530可以被形成為垂直地貫穿覆蓋半導體晶粒4200的第四表面4207的第一感光介電層4410，並且與內部連接件4201接觸。通孔4530可以被形成為填充第一開口部4411中的一個。跡線圖案4550可以延伸以與設置在半導體晶粒4200之間的第一感光介電層4410的一部分交疊。
由於第一感光介電層4410具有平坦頂表面4410P，因此光阻圖案(圖24中的4700)可以被形成為在沒有圖案失真的情況下具有精細的節距。因此，其形狀通過光阻圖案(圖24中的4700)限定的再分配線4500也可以被形成為在沒有圖案失真的情況下具有精細的節距。因此，能夠增 加有限區域中所形成的再分配線4500的數目。
參照圖26，可以在第一感光介電層4410的平坦頂表面4410P上形成第二感光介電層4450，以覆蓋再分配線4500和第二遮罩層4510。第二感光介電層4450可以通過將第二感光介電膜(未例示)設置在第一感光介電層4410和再分配線4500上並且使用層壓製程將第二感光介電膜附接到第一感光介電層4410而形成。附接到第一感光介電層4410的第二感光介電膜可以被平坦化以提供具有平坦頂表面4450P的第二感光介電層4450。由於第二感光介電層4450具有平坦頂表面4450P，因此可以在第二感光介電層4450上更容易地形成精細的圖案。在一些實施方式中，第二感光介電層4450可以由基本上與第一感光介電層4410相同的材料形成。
參照圖27，可以對第二感光介電層4450進行圖案化以形成貫穿第二感光介電層4450的一部分的第二開口部4451。第二開口部4451中的每一個可以被形成為使再分配線4500的跡線圖案4550的任意一個的一部分暴露。第二開口部4451中的一些可以被形成為不與半導體晶粒4200交疊。也就是說，第二開口部4451中的一些可以被形成在邊界區域4106上。
參照圖28，外部連接件4600可以分別附接到通過第二開口部4451暴露的跡線圖案4550。因此，外部連接件4600可以電連接到跡線圖案4550。外部連接件4600可以具有焊球的形狀。另選地，外部連接件4600可以具有凸塊的形狀。外部連接件4600中的一些可以被定位為不與半導體晶粒4200交疊。跡線圖案4550可以延伸到晶片安裝區域4105之間的邊界區域4106上以實現扇出半導體封裝件。
參照圖29，可以執行減薄步驟以減小保護晶圓4100W的厚度。也就是說，可以使保護晶圓4100W的第二表面4103凹進以提供凹進的第二表面4103B。可以通過對保護晶圓4100W的第二表面4103應用研磨製程來執行減薄步驟。另選地，可以通過對保護晶圓4100W的第二表面4103應用化學機械拋光(CMP)製程或回蝕製程來執行減薄步驟。
參照圖30，可以使用分離製程沿著晶片安裝區域4105之間的邊界區域4106對第二感光介電層4450、第一感光介電層4410和經減薄的保護晶圓4100W進行切割，因此提供彼此分離的晶圓級封裝件400和401。例如，鋸片4800可以被設置在用作劃道的邊界區域4106上，並且可以使用鋸片4800沿著邊界區域4106對感光介電層4450和4410與經減薄的保護晶圓4100W進行切割以產生彼此分離的晶圓級封裝件400和401。晶圓級封裝件400和401中的每一個仍然可以包括經減薄的保護晶圓4100W的一部分，即，單位保護晶圓4100U。因此，單位保護晶圓4100U仍然可以覆蓋半導體晶粒4200的第三表面4206以保護半導體晶粒4200。
圖31是例示了根據實施方式的晶圓級封裝件400的示例的表示的截面圖。
參照圖31，晶圓級封裝件400可以與扇出半導體封裝件對應。晶圓級封裝件400可以包括具有彼此相對的第一表面4101和第二表面4103B的單位保護晶圓4100U。晶圓級封裝件400還可以包括覆蓋單位保護晶圓4100U的第一表面4101的第一遮罩層4150。晶圓級封裝件400可以包括使用黏合層4300附接到第一遮罩層4150的半導體晶粒4200。晶圓級封裝件400可以包括覆蓋半導體晶粒4200並且具有側壁4410S和平坦頂表面 4410P的第一感光介電層4410。晶圓級封裝件400可以附加地包括覆蓋第一感光介電層4410的側壁4410S和平坦頂表面4410P的第二感光介電層4450。第二感光介電層4450可以具有側壁4450S和平坦頂表面4450P。第二遮罩層4510可以被設置在第二感光介電層4450與第一感光介電層4410的側壁4410S之間。也就是說，第二遮罩層4510可以被設置為覆蓋第一感光介電層4410的側壁4410S。第二遮罩層4510可以與覆蓋單位保護晶圓4100U的第一表面4101的第一遮罩層4150電連接。
晶圓級封裝件400還可以包括設置在第一感光介電層4410的頂表面4410P與第二感光介電層4450的底表面之間的再分配線4500。再分配線4500可以延伸到第一感光介電層4410中，並且可以電連接到半導體晶粒4200的內部連接件4201。再分配線4500和第二遮罩層4510可以通過對單個導電層進行圖案化來提供。第二遮罩層4510可以延伸以與第一遮罩層4150的一部分交疊。
半導體晶粒4200可以具有彼此相對的第三表面4206和第四表面4207，並且內部連接件4201可以被設置在半導體晶粒4200的第四表面4207上。再分配線4500中的每一個可以包括貫穿第一感光介電層4410的一部分的通孔4530以及設置在第一感光介電層4410的頂表面4410P上的跡線圖案4550。晶圓級封裝件400還可以包括電連接到再分配線4500的外部連接件4600。
圖32是例示了包括具有根據實施方式的至少一個半導體封裝件的記憶卡7800在內的電子系統的示例的表示的區塊圖。記憶卡7800包括諸如非揮發性記憶體件這樣的記憶體7810以及記憶體控制器7820。記 憶體7810和記憶體控制器7820可以存儲資料或者讀取存儲的資料。記憶體7810和/或記憶體控制器7820包括設置在根據實施方式的封裝件中的一個或更多個半導體晶片。
記憶體7810可以包括應用了實施方式的技術的非揮發性記憶體件。記憶體控制器7820可以控制記憶體7810，以使得回應於來自主機7830的讀/寫請求來讀出所存儲的資料或者將資料進行存儲。
圖33是例示了包括根據實施方式的至少一個封裝件的電子系統8710的示例的表示的區塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過提供資料移動所經過的路徑的匯流排8715而彼此接合。
在一個實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯器件。控制器8711或記憶體8713可以包括根據本公開的實施方式的一個或更多個半導體封裝件。輸入/輸出裝置8712可以包括在小鍵盤、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲要由控制器8711執行的資料和/或命令等。
記憶體8713可以包括諸如DRAM這樣的揮發性記憶體件和/或諸如快閃記憶體這樣的非揮發性記憶體件。例如，快閃記憶體可以被安裝到諸如移動終端或桌上型電腦這樣的資訊處理系統。快閃記憶體可以構成固態硬碟(SSD)。在這種情況下，電子系統8710可以將大量資料穩定地存儲在快閃記憶體系統中。
電子系統8710還可以包括介面8714，該介面8714被配置為 向通信網路發送資料以及從通信網路接收資料。介面8714可以是有線類型或無線類型。例如，介面8714可以包括天線或者有線收發器或無線收發器。
電子系統8710可以被實現為移動系統、個人電腦、工業電腦或者執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型手機、無線電話、膝上型電腦、記憶卡、數位音樂系統以及資訊發送/接收系統中的任一個。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可以被用在諸如CDMA(分碼多重存取)、GSM(全球移動通信系統)、NADC(北美數位行動電話)、E-TDMA(強化分時多重存取)、WCDMA(寬頻分碼多重存取)、CDMA2000、LTE(長期演進技術)和Wibro(無線寬頻網際網路)的通信系統中。
出於例示的目的，已公開了本公開的實施方式。本領域技術人員將要領會的是，能夠在不脫離本公開以及所附的請求項的範圍和精神的情況下進行各種修改、添加和替換。
1100W‧‧‧保護晶圓
1101‧‧‧第一表面
1103‧‧‧第二表面
1103B‧‧‧第二表面
1105‧‧‧晶片安裝區域
1106‧‧‧邊界區域
1110‧‧‧對準標記
1200‧‧‧半導體晶粒
1201‧‧‧內部連接件
1207‧‧‧第四表面
1300‧‧‧黏合層
1410‧‧‧第一感光介電層
1410P‧‧‧平坦表面
1411‧‧‧第一開口部
1450‧‧‧第二感光介電層
1450P‧‧‧平坦表面
1451‧‧‧第二開口部
1500‧‧‧再分配線
1530‧‧‧通孔
1550‧‧‧跡線圖案
1600‧‧‧外部連接件

Claims (21)

  1. 一種晶圓級封裝件，該晶圓級封裝件包括：對準標記，所述對準標記被設置在保護晶圓的第一表面處；半導體晶粒，所述半導體晶粒按照與所述對準標記分隔開的方式被設置在所述保護晶圓的所述第一表面上；第一感光介電層，所述第一感光介電層覆蓋所述半導體晶粒並且具有平坦頂表面；第二感光介電層，所述第二感光介電層覆蓋所述第一感光介電層的所述平坦頂表面；再分配線，所述再分配線被設置在所述第一感光介電層與所述第二感光介電層之間，並且穿過貫穿所述第一感光介電層的第一開口部電連接到所述半導體晶粒；以及外部連接件，所述外部連接件被設置在所述第二感光介電層上，並且穿過貫穿所述第二感光介電層的第二開口部電連接到所述再分配線。
  2. 根據請求項1所述的晶圓級封裝件，其中，所述保護晶圓包括矽晶圓。
  3. 根據請求項1所述的晶圓級封裝件，其中，所述再分配線中的至少一條延伸到所述半導體晶粒的外部區域。
  4. 根據請求項1所述的晶圓級封裝件，其中，所述保護晶圓的厚度大於所述半導體晶粒的厚度。
  5. 根據請求項1所述的晶圓級封裝件，其中，所述第二感光介電層包括平坦頂表面以及與所述第一感光介電層的側壁對準的側壁。
  6. 根據請求項1所述的晶圓級封裝件，其中，所述第一感光介電層的側壁與所述第二感光介電層的側壁和所述保護晶圓的側壁對準。
  7. 根據請求項1所述的晶圓級封裝件，其中，所述外部連接件具有焊球的形狀。
  8. 根據請求項1所述的晶圓級封裝件，該晶圓級封裝件還包括：黏合層，所述黏合層位於所述半導體晶粒與所述保護晶圓之間。
  9. 根據請求項1所述的晶圓級封裝件，其中，所述第二感光介電層具有所述外部連接件被設置在所述第二感光介電層上的平坦頂表面。
  10. 一種晶圓級封裝件，該晶圓級封裝件包括：第一遮罩層，所述第一遮罩層覆蓋保護晶圓的第一表面；半導體晶粒，所述半導體晶粒被安裝在所述第一遮罩層上；第一介電層，所述第一介電層覆蓋所述半導體晶粒並且具有頂表面和側壁；第二介電層，所述第二介電層覆蓋所述第一介電層的所述頂表面和所述側壁；第二遮罩層，所述第二遮罩層被設置在所述第一介電層的所述側壁與所述第二介電層之間，以覆蓋所述第一介電層的所述側壁；再分配線，所述再分配線被設置在所述第一介電層的所述頂表面與所述第二介電層之間，並且穿過貫穿所述第一介電層的第一開口部電連接到所述半導體晶粒；以及外部連接件，所述外部連接件被設置在所述第二介電層上，並且穿過 貫穿所述第二介電層的第二開口部電連接到所述再分配線。
  11. 根據請求項10所述的晶圓級封裝件，該晶圓級封裝件還包括對準標記，所述對準標記被設置在所述保護晶圓的所述第一表面處。
  12. 根據請求項10所述的晶圓級封裝件，其中，所述第一介電層的所述頂表面是平坦表面。
  13. 根據請求項12所述的晶圓級封裝件，其中，所述第一介電層的所述平坦頂表面被配置為使得光阻圖案能夠形成有精細的節距並且基本上沒有圖案失真。
  14. 根據請求項10所述的晶圓級封裝件，其中，所述第二介電層的所述頂表面是平坦表面。
  15. 根據請求項10所述的晶圓級封裝件，其中，所述第一介電層和所述第二介電層是感光介電層。
  16. 根據請求項10所述的晶圓級封裝件，其中，所述第二遮罩層延伸至與所述第一遮罩層的部分交疊。
  17. 根據請求項10所述的晶圓級封裝件，其中，所述第二遮罩層與覆蓋所述保護晶圓的所述第一表面的所述第一遮罩層電連接。
  18. 根據請求項10所述的晶圓級封裝件，該晶圓級封裝件還包括；黏合層，所述黏合層位於所述半導體晶粒與所述第一遮罩層之間。
  19. 一種製造晶圓級封裝件的方法，該方法包括以下步驟：在保護晶圓的第一表面處形成對準標記；利用所述對準標記來將半導體晶粒並排地安裝在所述保護晶圓的所述第一表面上； 將第一感光介電膜附接到所述保護晶圓和所述半導體晶粒，以形成掩埋所述半導體晶粒的第一感光介電層；將所述第一感光介電層的與所述保護晶圓相反的頂表面平坦化；將經平坦化的所述第一感光介電層的部分直接曝光；對經曝光的所述第一感光介電層進行顯影，以形成使所述半導體晶粒中的每一個的部分暴露的開口部；在經顯影的所述第一感光介電層上形成再分配線，其中，所述再分配線穿過所述開口部電連接到所述半導體晶粒；形成覆蓋所述再分配線的第二感光介電層；在所述第二感光介電層上形成外部連接件，其中，所述外部連接件通過所述第二感光介電層電連接到所述再分配線；以及減小所述保護晶圓的厚度。
  20. 根據請求項19所述的方法，其中，將所述第一感光介電層的所述頂表面平坦化的步驟包括以下步驟：在所述第一感光介電層上設置具有平坦表面的平坦化構件，以使得所述平坦化構件的所述平坦表面面對所述第一感光介電層；以及在加熱的情況下將所述平坦化構件向下按壓，以使所述第一感光介電層的頂表面平坦。
  21. 一種製造晶圓級封裝件的方法，該方法包括以下步驟：在保護晶圓的第一表面上形成第一遮罩層；在所述第一遮罩層上並排地安裝半導體晶粒；使用層壓製程來將第一感光介電膜附接到所述第一遮罩層和所述半導 體晶粒，以形成第一感光介電層；對所述第一感光介電層進行圖案化，以形成使所述半導體晶粒中的每一個的部分暴露的開口部以及使所述第一遮罩層的部分暴露的溝槽；形成覆蓋所述溝槽的側壁的第二遮罩層以及再分配線，所述再分配線被設置在所述第一感光介電層的頂表面上並且穿過所述開口部電連接到所述半導體晶粒；形成覆蓋所述再分配線和所述第二遮罩層的第二感光介電層；以及在所述第二感光介電層上形成外部連接件，其中，所述外部連接件延伸到所述第二感光介電層中以電連接到所述再分配線。
TW105132551A 2015-12-11 2016-10-07 半導體、封裝件、晶圓級封裝件以及其製造方法 TWI692842B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2015-0177492 2015-12-11
KR20150177492 2015-12-11
KR1020160034059A KR102508551B1 (ko) 2015-12-11 2016-03-22 웨이퍼 레벨 패키지 및 제조 방법
KR10-2016-0034059 2016-03-22

Publications (2)

Publication Number Publication Date
TW201724386A true TW201724386A (zh) 2017-07-01
TWI692842B TWI692842B (zh) 2020-05-01

Family

ID=59282967

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105132551A TWI692842B (zh) 2015-12-11 2016-10-07 半導體、封裝件、晶圓級封裝件以及其製造方法

Country Status (3)

Country Link
KR (1) KR102508551B1 (zh)
CN (1) CN106971988B (zh)
TW (1) TWI692842B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273433A (zh) * 2017-07-18 2019-01-25 台湾积体电路制造股份有限公司 封装结构
TWI736791B (zh) * 2018-05-30 2021-08-21 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018030262A1 (ja) * 2016-08-09 2018-02-15 株式会社村田製作所 モジュール部品の製造方法
US10276428B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
KR102226190B1 (ko) * 2018-09-28 2021-03-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
WO2020067732A1 (ko) * 2018-09-28 2020-04-02 주식회사 네패스 반도체 패키지
KR20200122153A (ko) 2019-04-17 2020-10-27 삼성전자주식회사 반도체 패키지
CN110098131A (zh) * 2019-04-18 2019-08-06 电子科技大学 一种功率mos型器件与集成电路晶圆级重构封装方法
KR20210029447A (ko) 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20210039112A (ko) 2019-10-01 2021-04-09 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
TWI766283B (zh) * 2020-05-22 2022-06-01 南茂科技股份有限公司 半導體元件
CN113725106B (zh) * 2021-08-30 2024-02-02 上海华虹宏力半导体制造有限公司 采用切割道沟槽工艺芯片的晶圆级芯片封装技术

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590346B1 (en) * 2001-07-16 2003-07-08 Alien Technology Corporation Double-metal background driven displays
JP2004221417A (ja) 2003-01-16 2004-08-05 Casio Comput Co Ltd 半導体装置およびその製造方法
CN1228827C (zh) * 2003-01-30 2005-11-23 矽品精密工业股份有限公司 半导体芯片封装结构及工序
JP3739375B2 (ja) * 2003-11-28 2006-01-25 沖電気工業株式会社 半導体装置及びその製造方法
JP4473087B2 (ja) * 2004-09-30 2010-06-02 カシオ計算機株式会社 半導体装置およびその製造方法
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
KR100703816B1 (ko) * 2006-04-21 2007-04-04 삼성전자주식회사 웨이퍼 레벨 반도체 모듈과 그 제조 방법
US20080197435A1 (en) * 2007-02-21 2008-08-21 Advanced Chip Engineering Technology Inc. Wafer level image sensor package with die receiving cavity and method of making the same
JP5067056B2 (ja) * 2007-07-19 2012-11-07 ソニー株式会社 半導体装置
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8241956B2 (en) * 2010-03-08 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming wafer level multi-row etched lead package
US9548240B2 (en) * 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8536672B2 (en) * 2010-03-19 2013-09-17 Xintec, Inc. Image sensor package and fabrication method thereof
TWI452665B (zh) * 2010-11-26 2014-09-11 矽品精密工業股份有限公司 具防靜電破壞及防電磁波干擾之封裝件及其製法
US9398694B2 (en) * 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
US8487426B2 (en) * 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273433A (zh) * 2017-07-18 2019-01-25 台湾积体电路制造股份有限公司 封装结构
TWI753940B (zh) * 2017-07-18 2022-02-01 台灣積體電路製造股份有限公司 封裝結構及其製造方法
US11335655B2 (en) 2017-07-18 2022-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
TWI736791B (zh) * 2018-05-30 2021-08-21 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
KR20170070779A (ko) 2017-06-22
CN106971988B (zh) 2019-11-08
TWI692842B (zh) 2020-05-01
KR102508551B1 (ko) 2023-03-13
CN106971988A (zh) 2017-07-21

Similar Documents

Publication Publication Date Title
TWI692842B (zh) 半導體、封裝件、晶圓級封裝件以及其製造方法
US11996366B2 (en) Semiconductor package including interposer
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
US9837360B2 (en) Wafer level packages and electronics system including the same
US10050019B2 (en) Method of manufacturing wafer level package and wafer level package manufactured thereby
US9059072B2 (en) Semiconductor packages and methods of fabricating the same
US9685421B2 (en) Methods for high precision microelectronic die integration
US10163860B2 (en) Semiconductor package structure
TWI528504B (zh) 晶圓層次堆疊晶粒封裝
US20130295725A1 (en) Semiconductor package and method of forming the same
US9589842B2 (en) Semiconductor package and method of fabricating the same
US10448508B2 (en) Printed circuit board and semiconductor package including the same
KR20150142140A (ko) 반도체 패키지 및 그 제조 방법
KR20170027391A (ko) 복수의 칩들이 내장된 반도체 패키지 및 그의 제조방법
US9252139B2 (en) Stacked semiconductor package and method for manufacturing the same
CN109427658A (zh) 掩模组件和用于制造芯片封装件的方法
KR20210030774A (ko) Pop 형태의 반도체 패키지
US20240088052A1 (en) Patternable die attach materials and processes for patterning
KR20160083977A (ko) 반도체 패키지
TW202125744A (zh) 包含重新分布層的半導體裝置及製造其之方法
US9905540B1 (en) Fan-out packages including vertically stacked chips and methods of fabricating the same
US20150103494A1 (en) Printed circuit boards having metal layers and semiconductor packages including the same
US11574868B2 (en) Fan-out semiconductor packages