KR20200122153A - 반도체 패키지 - Google Patents

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KR20200122153A
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semiconductor chip
pad
disposed
connection
semiconductor package
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KR1020190045046A
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최규진
김성환
주창은
권칠우
임영규
이성욱
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삼성전자주식회사
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Abstract

본 개시는 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디, 상기 바디의 제1면 상에 배치되는 접속패드, 및 상기 접속패드 상에 배치된 확장패드를 포함하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재 및 상기 반도체 칩의 제1면 상에 배치되는 절연층, 상기 절연층을 관통하며 일측이 상기 확장패드와 접촉하는 재배선 비아, 및 상기 절연층 상에 배치되며 상기 재배선 비아의 타측과 접촉하는 비아패드를 갖는 재배선층을 포함하는 연결구조체를 포함하며, 상기 반도체 칩의 확장패드의 수평 단면적은 상기 재배선층의 비아패드의 수평 단면적 이상의 크기를 갖고, 상기 반도체 칩의 확장패드의 수평 단면적은 상기 반도체 칩의 접속패드의 수평 단면적 이상의 크기를 갖는 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것으로서, 보다 상세하게는 접속단자를 반도체 소자가 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체 소자에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체 소자 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체 소자가 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 반도체 소자의 접속패드의 재배선 공정 효율을 향상시키고, 리드 타임(Lead Time) 및 생산원가를 절감시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 소자의 접속패드와 재배선층의 정합 마진을 확보하여 재배선 공정의 효율을 향상시키는 것이다.
본 개시는 일례에 따라, 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디, 상기 바디의 제1면 상에 배치되는 접속패드, 및 상기 접속패드 상에 배치된 확장패드를 포함하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재 및 상기 반도체 칩의 제1면 상에 배치되는 절연층, 상기 절연층을 관통하며 일측이 상기 확장패드와 접촉하는 재배선 비아, 및 상기 절연층 상에 배치되며 상기 재배선 비아의 타측과 접촉하는 비아패드를 갖는 재배선층을 포함하는 연결구조체를 포함하며, 상기 반도체 칩의 확장패드의 수평 단면적은 상기 재배선층의 비아패드의 수평 단면적 이상의 크기를 갖고, 상기 반도체 칩의 확장패드의 수평 단면적은 상기 반도체 칩의 접속패드의 수평 단면적 이상의 크기를 갖는 반도체 패키지를 제공할 수 있다.
또한, 다른 일례에 따라, 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디, 상기 바디의 제1면 상에 배치되는 접속패드, 및 상기 접속패드 상에 배치된 확장패드를 포함하는 반도체 칩, 상기 반도체 칩의 적어도 일부를 봉합하는 봉합재 및 상기 반도체 칩의 제1면 상에 배치되며 상기 확장패드와 전기적으로 연결되는 재배선층을 포함하는 연결구조체를 포함하며, 상기 반도체 칩은 상기 연결구조체의 수평 단면 영역 내에 위치하되, 상기 반도체 칩의 중심에서 서로 직교하는, 상기 반도체 칩의 일측의 제1모서리와 평행한 제1기준선 및 상기 반도체 칩의 타측의 제2모서리와 평행한 제2기준선은, 상기 연결구조체의 중심에서 서로 직교하며, 상기 연결구조체의 일측의 제3모서리와 평행한 제3기준선 및 상기 연결구조체의 타측의 제4모서리와 평행한 제4기준선에 대하여, 각각 소정의 변위를 갖는 반도체 패키지 를 제공할 수 있다.
본 개시의 여러 효과 중 하나로서, 반도체 소자의 접속패드의 재배선 공정 효율을 향상시키고, 리드 타임(Lead Time) 및 생산원가를 절감시킬 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 팬-아웃 반도체 패키지의 제조 공정의 일부를 개략적으로 나타낸 단면도이다.
도 10은 도 9(a)의 개략적인 I-I' 면 절단 평면도이다.
도 11은 도 9(b)의 개략적인 Ⅱ-Ⅱ' 면 절단 평면도이다.
도 12는 도 9(e)의 개략적인 Ⅲ-Ⅲ' 면 절단 평면도이다.
도 13 내지 14는 각각 도 11 및 12의 비교 예를 나타내는 절단 평면도이다.
도 15는 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 16은 도 15의 개략적인 Ⅳ-Ⅳ' 면 절단 평면도이다.
도 17은 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 18은 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 19는 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 20은 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 21은 다른 일례에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 인쇄회로기판(1110)이 수용되어 있으며, 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)과 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 팬-아웃 반도체 패키지의 제조 공정 일부를 참조하여 반도체 칩의 접속패드의 수평 단면적과 싱귤레이션 공정에서 취득되는 개별 유닛 패키지 개수의 상관관계를 설명한다.
도 9는 팬-아웃 반도체 패키지의 제조 공정의 일부를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 도 9(a)는 복수의 반도체 칩(120a, 120b, 120c)을 배열 및 고정한 상태를 나타낸다. 소정 간격으로 나란히 배열된 복수의 반도체 칩(120a, 120b, 120c)이 봉합재(130)에 의해서 고정된다. 도 9(a)에서 봉합재(130)는 확장패드(124)가 배치된 반도체 칩(120)의 제1면의 반대측인 제2면을 봉합하고 있으나, 이에 한정되는 것은 아니며 감광성 물질을 포함하는 봉합재가 반도체 칩의 제1면을 봉합하는 경우 절연층(141) 형성을 생략하고 봉합재(130) 상에 포토리소그라피(Photolithography) 공정을 수행할 수 있다.
도 9(b) 내지 9(d)는 절연층(141), 재배선 비아(143), 재배선층(142)을 포함하는 연결구조체(140)를 형성하기 위한 포토리소그라피(Photolithography) 공정을 나타낸다. 포토리소그라피(Photolithography) 공정은 회로 패턴이 그려진 레티클(Reticle) 또는 포토마스크(Mask)에 빛을 조사하여 감광성 절연층을 노광하고, 현상액에 의해 감광성 절연층의 일부를 제거함으로써 원하는 패턴을 구현하는 공정이다.
도 9(b)는 재배선 회로 패턴 또는 재배선 비아 패턴이 그려진 마스크(P)를 이동시키면서 유닛 패키지 단위로 노광 공정을 수행하고 있으나, 이에 한정되는 것은 아니고, 복수의 패키지 단위를 동시에 노광할 수도 있다. 구체적으로, 도 9(b)는 반도체 칩과 직접 연결되는 재배선 비아(143)를 형성하는 과정이며, 마스크(P)의 노광 포인트(V)를 중심으로 절연층(141)을 관통하는 비아홀이 형성된다.
도 9(e)는 연결구조체(140) 상에 패시베이션층(150), 언더범프금속층(160) 및 전기연결구조체(170)를 형성한 다음, 각 유닛 패키지(U1, U2, U3)를 개별적으로 분리하는 싱귤레이션(Singulation) 공정을 나타낸다.
도 10은 도 9(a)의 개략적인 I-I' 면 절단 평면도이다.
도 10을 참조하면, 봉합재(130)의 도포 및 경화 과정에서 복수의 반도체 칩(120a 내지 120i) 중 일부 반도체 칩(120b, 120e, 120f, 120h)이 일정 간격으로 배치된 최초 위치에서 이동 또는/및 회전하여 변위(Displacement)가 발생한다.
도 11은 도 9(b)의 개략적인 Ⅱ-Ⅱ' 면 절단 평면도이다.
도 11을 참조하면, 반도체 칩의 확장패드(124) 상에 절연층(141)을 형성하고, 재배선 비아 패턴이 형성된 마스크(P)를 통해 노광 및 현상 공정을 수행한다. 이때, 마스크(P)의 노광 포인트(V)와 확장패드(124)의 정합 과정 없이도 확장패드(124)의 수평 단면적 내에 노광 포인트(V)가 위치하게 되며, 따라서, 일부의 반도체 칩(120b, 120e, 120f, 120h)이 이동 또는/및 회전된 경우에도 마스크(P)의 테두리가 상하좌우로 나란하게 정렬될 수 있다.
도 12는 도 9(e)의 개략적인 Ⅲ-Ⅲ' 면 절단 평면도이다.
도 12를 참조하면, 마스크의 영역 내에서 형성되는 연결구조체(140)의 외곽 테두리가 나란히 정렬되어 있기 때문에, 절단 라인의 폭(w) 내에 각 유닛 패키지(U1 내지 U8)의 연결구조체(140)의 테두리(140-1, 140-2, 140-3, 140-4)가 침범하지 않는다. 따라서, 소잉(Sawing)에 의해 절단되는 유닛 패키지 없이 개별화된 유닛 패키지(U1 내지 U8)를 취득할 수 있다.
도 13 내지 14는 각각 도 11 및 12의 비교 예를 나타내는 절단 평면도이다.
도 13을 참조하면, 확장패드의 수평 단면적을 충분히 확보하지 못하는 경우, 예를 들어, 반도체 칩(120a 내지 120i)의 일면에 접속패드(122) 만을 포함하는 경우 경우 마스크(P)의 노광 포인트(V)와 접속패드(122) 중심을 일치시키는 정합 과정이 요구되고, 그 결과 반도체 칩(120b, 120e, 120f, 120h)의 변위만큼 연결구조체(140)의 위치가 변동된다.
따라서, 도 14를 참조하면, 절단 라인의 폭(w) 내에 연결구조체(140)의 일부 테두리(140-1, 140-2, 140-3, 140-4)가 중첩되어 일부의 유닛 패키지(U2, U5, U6, U8)에서 시프트 컷(Sift Cut)이 발생하게 되며, 결과적으로 개별 취득되는 유닛 패키지의 개수가 감소하게 된다. 즉, 연결구조체(140)의 내부 영역 일부가 절단되는 일부의 유닛 패키지(U2, U5, U6, U8)의 개수 만큼 취득되는 유닛 패키지의 개수가 감소한다.
이하, 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 15는 일례에 따른 반도체 패키지(100A)를 개략적으로 나타낸 단면도이고, 도 16은 도 15의 개략적인 Ⅳ-Ⅳ' 면 절단 평면도이다.
도 15 내지 16를 참조하면, 일례에 따른 반도체 패키지(100A)는 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디(121), 상기 바디(121)의 제1면 상에 배치되는 접속패드(122), 및 상기 접속패드(122) 상에 배치된 확장패드(124)를 포함하는 반도체 칩(120), 상기 반도체 칩(120)의 적어도 일부를 봉합하는 봉합재(130) 및 상기 반도체 칩(120)의 바디(121)의 제1면 상에 배치되는 절연층(141), 상기 절연층(141)을 관통하며 일측이 상기 확장패드(124)와 접촉하는 재배선 비아(143), 및 상기 절연층(141) 상에 배치되며 상기 재배선 비아(143)의 타측과 접촉하는 비아패드(142P)를 갖는 재배선층(142)을 포함하는 연결구조체(140)를 포함하며, 상기 반도체 칩(120)의 확장패드(124)의 수평 단면적(124a)은 상기 재배선층(142)의 비아패드(142P)의 수평 단면적(142Pa) 이상의 크기를 갖고, 상기 반도체 칩(120)의 확장패드(124)의 수평 단면적(124a)은 상기 반도체 칩(120)의 접속패드(122)의 수평 단면적(122a) 이상의 크기를 갖는다.
일반적으로 반도체 패키지는 복수의 반도체 칩을 캐리어 기판 등에 소정 간격으로 배열한 다음, 반도체 칩의 일측에 재배선층을 포함하는 연결구조체를 형성하는 포토리소그라피(Photolithography) 공정 등을 거친 후 각 유닛 패키지를 절단하는 소잉(Sawing) 공정, 싱귤레이션(Singulation) 공정 등을 수행하여 제조된다.
한편, 일례에 따른 반도체 패키지(100A)에서 상기 확장패드(124)는 접속패드(122)와 전기적으로 연결되고, 상기 확장패드(124)의 수평 단면적(124a)은 상기 접속패드(122)의 수평 단면적(122a) 이상의 크기를 갖는다. 따라서, 연결구조체(140) 최상층의 재배선 비아(143) 형성을 위한 포토리소그라피(Photolithography) 공정에서 재배선 비아(143) 패턴이 형성된 마스크(Mask) 또는 레티클(Reticle)의 노광 포인트를 반도체 칩의 접속패드(122) 상에 정렬시키는 마스크 정합 과정을 거치지 않고도 상기 확장패드(124)를 매개체로하여 상기 재배선 비아(143)의 일측과 상기 접속패드(122)의 전기적 접속 신뢰성을 확보할 수 있다.
또한, 재배선 비아(143)의 타측은 재배선층(142)의 일부에 형성된 비아패드(142P)와 접촉한다. 비아패드(142P)는 재배선 비아(143)과 재배선층(142)의 연결 부분으로서, 재배선층(142)의 회로 폭 보다 큰 폭을 갖는다. 비아패드(142P)의 수평 단면적(142Pa)은 상기 확장패드(124)의 수평 단면적(124a)과 같거나 작을 수 있고, 상기 재배선 비아(143)의 형상은 상기 재배선 비아(143)의 일측으로 갈수록 직경이 작아지는 테이퍼진 형상일 수 있다. 이러한 비아패드(142P) 및 재배선 비아(143)의 형상으로부터 마스크 정합과정 없이 확장패드(124), 재배선 비아(143) 및 재배선층(142)의 정합성을 확보할 수 있다.
또한, 일례에 따른 반도체 패키지(100A)는 연결구조체(140)를 형성하는 포토리소그라피(Photolithography) 공정에서 마스크(Mask) 또는 레티클(Reticle)의 노광 포인트를 반도체 칩(120)의 접속패드(122) 상에 정렬시키는 마스크 정합과정을 거치지 않기 때문에, 연결구조체(140)의 외곽 테두리가 되는 마스크(Mask) 또는 레티클(Reticle)의 테두리를 나란히 정렬할 수 있고, 소잉(Sawing) 공정에서 연결구조체(140)의 테두리가 잘려나가는 시프트 컷(Sift Cut) 등의 불량을 방지할 수 있다. 따라서, 반도체 칩(120)의 배치 간격을 최소화하여 획득하는 유닛 패키지의 개수를 증가시킴으로써 생산성이 향상되고, 리드 타임(Lead Time) 및 생산원가를 절감할 수 있다.
반면, 확장패드(124)의 수평 단면적(124a)을 충분히 확보하지 못하는 경우, 포토리소그라피(Photolithography) 공정에서 마스크(Mask) 또는 레티클(Reticle)의 노광 포인트(V)를 반도체 칩의 접속패드(122) 상에 정렬시키는 마스크 정합과정을 거쳐야 하기 때문에, 연결구조체(140)의 외곽 테두리가 되는 마스크의 테두리가 나란히 정렬되지 못하고, 소잉(Sawing) 공정에서 연결구조체(140)의 테두리가 잘려나가는 시프트 컷(Sift Cut) 불량 등이 발생할 수 있다(도 13 내지 14 참조). 따라서, 상기 접속패드(122)의 수평 단면적(122a)에 대한 상기 확장패드(124a)의 수평 단면적(124a)의 비(124a/122a)는 1:2 내지 1:6, 바람직하게는 1:3 내지 1:5, 더욱 바람직하게는 1:4 내지 1:5, 가장 바람직하게는 1:5일 수 있다. 상기 접속패드(122)의 수평 단면적(122a)에 대한 상기 확장패드(124a)의 수평 단면적(124a)의 비(124a/122a)가 1:6을 초과하는 경우 확장패드(124a) 사이에 쇼트가 발생할 우려가 있으며, 1:2 미만인 경우 포토리소그라피(Photolithography) 공정에서 마스크(Mask) 또는 레티클(Reticle)의 노광 포인트(V)가 확장패드(124) 내에 위치하지 않을 수 있다.
한편, 일례에 따른 반도체 패키지(100A)는 상기 반도체 칩(120)의 제1면 상에 배치되되 적어도 일부는 상기 접속패드(122)와 상기 확장패드(124)의 사이에 배치되며, 상기 접속패드(122)의 적어도 일부를 노출시키는 개구를 갖는 패시베이션막(123)을 더 포함할 수 있다. 이 경우, 상기 확장패드(124)는 상기 패시베이션막(123)의 개구를 채우는 연결부 및 상기 패시베이션막(123) 상에 형성되며 상기 재배선 비아와 접촉하는 확장부를 갖고, 상기 확장패드의 확장부의 수평 단면적(124a)은 상기 연결부의 수평 단면적(124b) 이상의 크기이고, 상기 비아패드(142P)의 수평 단면적(142Pa)은 상기 확장패드의 확장부의 수평 단면적(124a) 보다 작을 수 있다.
이때, 상기 확장패드(124)의 연결부의 수평 단면적(124b)에 대한 상기 확장패드의 확장부의 수평 단면적(124a)의 비(124a/124b)는 1:2 내지 1:6, 바람직하게는 1:3 내지 1:5, 더욱 바람직하게는 1:4 내지 1:5, 가장 바람직하게는 1:5일 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다.
접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 접속패드(122)가 배치된 면은 활성면이 되며, 그 반대측은 비활성면이 된다. 필요에 따라서는 바디(121) 상에 접속패드(122)의 적어도 일부를 덮는 패시베이션막(123)이 형성될 수 있다.
패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수 있으나, 반드시 이에 한정되는 것도 아니다.
한편, 일례에 따른 반도체 패키지(100A)는 상기 접속패드(122) 상에 형성되는 확장패드(124)를 더 포함하며, 확장패드(124)의 형성물질로는 구리(Cu), 알루미늄(Al) 등 도전성 물질을 특별한 제한 없이 사용할 수 있다. 확장패드(124)의 수평 단면적(124a)은 상기 반도체 칩의 접속패드(122)의 수평 단면적(122a) 이상의 크기를 갖을 수 있다.
포토리소그라피 공정에서 마스크 정합 과정을 거치지 않기 위한 확장패드(124)의 크기 및 반도체 칩(120)에 내장된 집적회로의 미세 피치(Pitch)를 모두 고려할 때, 상기 접속패드의 수평 단면적(122a)에 대한 상기 확장패드의 수평 단면적(124a)의 비(124a/122a)는 1:2 내지 1:6, 바람직하게는 1:3 내지 1:5, 더욱 바람직하게는 1:4 내지 1:5, 가장 바람직하게는 1:5일 수 있다.
또한, 상기 패시베이션막(123)을 포함하는 경우 확장패드(124)는 패시베이션막의 개구를 채우며 접속패드(122)와 접촉하는 연결부 및 상기 패시베이션막(123) 상에 형성되며 상기 재배선 비아(143)와 접촉하는 확장부를 갖고, 상기 확장패드(124)의 연결부의 수평 단면적(124b)에 대한 상기 확장패드의 확장부의 수평 단면적(124a)의 비(124a/124b)는 1:2 내지 1:6, 바람직하게는 1:3 내지 1:5, 더욱 바람직하게는 1:4 내지 1:5, 가장 바람직하게는 1:5일 수 있다.
봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC, PIE(Photo Image-able Encapsulant) 등을 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다.
연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있다. 연결구조체(140)는 반도체 칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 재배선층(142)과 반도체 칩(120)의 접속패드(122)를 연결하는 재배선 비아(143)를 포함할 수 있다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 재배선 비아를 포함할 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 다수의 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 재배선비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다.
절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴층(미도시)을 포함할 수 있으며, 그 밖에, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 신호, 파워(PWR) 신호 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다.
또한, 재배선층(142)은 재배선 비아(143)와 재배선층(142)을 연결하는 부분으로서, 비아패드(142P)를 포함할 수 있다. 비아패드(142P)는 재배선층(142)의 회로 폭 보다 큰 폭을 가지며, 재배선 비아(143)와 전기적으로 연결된다. 이때, 비아패드(142P)의 수평 단면적은 상기 확장패드(124)의 수평 단면적 보다 작을 수 있다. 이러한 대소 관계를 만족하는 경우, 확장패드(124)에 대한 재배선 비아(143)의 공정상 정합성을 더욱 향상시킬 수 있다.
재배선 비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 재배선 비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선 비아(143)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 필요에 따라 도입할 수 있는 구성으로, 재배선층(142)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 재배선층(142)의 일부, 즉 외부 접속 단자(이하 '전기연결구조체')가 연결되는 패드의 적어도 일부를 오픈시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 필러 및 수지를 포함하되 글라스 클로스를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용할 수도 있다. 패시베이션층(150)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
언더범프금속층(160)은 필요에 따라 도입할 수 있는 구성으로, 후술하는 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 신뢰성을 개선해준다. 언더범프금속층(160)은 오픈된 재배선층(142)과 연결되도록 절연층(141) 또는 패시베이션층(150)의 개구부(151)에 형성된다. 언더범프금속층(160)은 시드층, 및 시드층 상에 형성된 도체층을 포함할 수 있다. 시드층 및 도체층은 공지의 도전성 물질을 포함할 수 있으나, 바람직하게는 각각 무전해구리 및 전해구리를 포함할 수 있다. 시드층은 도체층 보다 두께가 얇을 수 있다.
전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 반도체 칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 반도체 소자(120)가 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 17은 다른 일례에 따른 반도체 패키지(100B)를 개략적으로 나타낸 단면도이다.
도 17을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 포토리소그라피(Photolithography) 공정에서 마스크(Mask) 또는 레티클(Reticle)의 노광 포인트를 반도체 칩의 접속패드 상에 정렬시키는 마스크 정합과정을 거치지 않기 때문에, 마스크의 노광 포인트를 중심으로 형성되는 재배선 비아(143)가 반도체 칩(120)의 일면에 배치된 확장패드(124)의 중심부에 위치하지 않을 수 있다. 즉, 상기 재배선 비아(143)의 상기 확장패드(124)와 접촉하는 면의 적어도 일부는 평면 상에서 상기 접속패드(122)와 중첩되는 영역을 벗어나도록 배치될 수 있다.
예를 들면, 상기 반도체 칩(120)의 중심축(120x)이 상기 연결구조체(140)의 중심축(140x)과 어긋나게 배치되는 경우, 적어도 일부의 상기 확장패드(124)의 중심축(124x)은 상기 재배선 비아(143)의 중심축(143x)과 어긋나게 배치될 수 있고, 이때, 상기 반도체 칩의 중심축(120x)과 상기 연결구조체의 중심축(140x) 사이의 간격은 상기 적어도 일부의 확장패드의 중심축(124x)과 상기 재배선 비아의 중심축(143x) 사이의 간격과 동일할 수 있다.
예를 들면, 상기 반도체 칩의 중심축(120x)과 상기 연결구조체의 중심축(140x)이 겹쳐진 상태로 반도체 칩이 중심축을 기준으로 회전되는 경우, 상기 반도체 칩의 중심축(120x)은 상기 연결구조체의 중심축(140x)과 동일선 상에 배치되며, 적어도 일부의 상기 확장패드의 중심축(124x)은 상기 재배선 비아의 중심축(143x)과 어긋나게 배치될 수 있다.
한편, 다른 일례에 따른 반도체 패키지(100B)가 패시베이션막(123)을 더 포함하는 경우, 상기 확장패드(124)는 확장부 및 연결부를 갖고, 상기 재배선 비아(143)의 상기 확장패드(124)의 확장부(124a)와 접촉하는 면의 적어도 일부는 평면 상에서 상기 확장패드(124)의 연결부(124b)와 중첩되는 영역을 벗어나도록 배치될 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 18 내지 20은 다른 일례에 따른 반도체 패키지(100C 내지 100E)를 개략적으로 나타낸 단면도이다.
다른 일례에 따른 반도체 패키지(100C 내지 100E)는 반도체 칩(120)이 상기 연결구조체(140)의 수평 단면 영역 내에 위치하되, 상기 반도체 칩(120)의 중심에서 서로 직교하는 상기 반도체 칩의 일측의 제1모서리와 평행한 제1기준선(C1) 및 상기 반도체 칩의 타측의 제2모서리와 평행한 제2기준선(C2)은, 상기 연결구조체(140)의 중심에서 서로 직교하며 상기 연결구조체의 일측의 제3모서리와 평행한 제3기준선(C3) 및 상기 연결구조체의 타측의 제4모서리와 평행한 제4기준선(C4)에 대하여, 각각 소정의 변위(Displacement)를 갖을 수 있다.
도 18를 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 상기 반도체 칩(120)의 중심은 상기 연결구조체(140)의 중심과 중첩되게 배치되되, 상기 제1기준선(C1) 또는 제2기준선(C2)은 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성할 수 있다. 예를 들면, 제1기준선(C1)은 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성하거나 제3기준선(C3) 및 제4기준선(C4)과 예각을 형성할 수 있고, 제2기준선(C2)는 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성하거나 제3기준선(C3) 및 제4기준선(C4)과 예각을 형성할 수 있다.
도 19를 참조하면, 다른 일례에 따른 반도체 패키지(100D)는 상기 반도체 칩(120)의 중심은 상기 연결구조체(140)의 중심과 엇갈려서 배치되되, 상기 제1기준선(C1) 또는 제2기준선(C2)은 소정 간격 이격된 제3기준선(C3) 또는 제4기준선(C4)과 평행할 수 있다. 예를 들면, 제1기준선(C1)은 제3기준선(C3)과 소정 간격 이격되어 서로 평행하고, 제2기준선(C2)은 제4기준선(C4)과 소정 간격 이격되어 서로 평행할 수 있다.
도 20을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는 상기 반도체 칩(120)의 중심은 상기 연결구조체(140)의 중심과 엇갈려서 배치되되, 상기 제1기준선(C1) 또는 제2기준선(C2)은 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성할 수 있다. 예를 들면, 제1기준선(C1)은 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성하거나 제3기준선(C3) 및 제4기준선(C4)과 예각을 형성할 수 있고, 제2기준선(C2)는 인접한 제3기준선(C3) 또는 제4기준선(C4)과 각각 예각을 형성하거나 제3기준선(C3) 및 제4기준선(C4)과 예각을 형성할 수 있다.
그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 21은 다른 일례에 따른 반도체 패키지(100F)를 개략적으로 나타낸 단면도이다.
도 21을 참조하면, 다른 일례에 따른 반도체 패키지(100F)는 반도체 칩(120)이 배치되는 관통홀(110H)을 갖는 프레임(110)을 더 포함할 수 있다. 이때, 적어도 일부의 확장패드(124)의 중심축(124x)이 상기 재배선 비아(143)이 중심축(143x)과 어긋나게 배치될 수 있으며, 상기 반도체 칩(120)의 중심축(120x)은 관통홀(110H)의 중심축 또는 연결구조체(140)의 중심축(140x)과 어긋나게 배치될 수 있다.
프레임(110)은 구체적인 재료에 따라 패키지의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 적어도 하나의 관통홀(110H)을 가진다. 관통홀(110H)은 프레임(110)을 관통하며, 관통홀(110H) 내에는 반도체 칩(120)이 배치될 수 있다.
반도체 칩(120)은 관통홀(110H)의 벽면과 소정거리로 이격되어 배치되며, 관통홀(110H)의 벽면으로 둘러싸일 수 있다. 또한, 반도체 칩(120)의 일 측면이 관통홀(110H)의 벽면과 이격된 간격은 반도체 칩(120)의 타 측면이 관통홀(110H)의 벽면과 이격된 간격과 다를 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다.
봉합재(130)는 관통홀(110H)의 적어도 일부를 채우며, 반도체 칩(120)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결구조체 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결구조체 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100A~100F: 반도체 패키지
110: 프레임 110H: 관통홀
120: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
124: 확장패드 130: 봉합재
140: 연결구조체 141: 절연층
142: 재배선층 143: 재배선 비아
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 연결구조체

Claims (13)

  1. 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디, 상기 바디의 제1면 상에 배치되는 접속패드, 및 상기 접속패드 상에 배치된 확장패드를 포함하는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 반도체 칩의 바디의 제1면 상에 배치되는 절연층, 상기 절연층을 관통하며 일측이 상기 확장패드와 접촉하는 재배선 비아, 및 상기 절연층 상에 배치되며 상기 재배선 비아의 타측과 접촉하는 비아패드를 갖는 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 반도체 칩의 확장패드의 수평 단면적은 상기 재배선층의 비아패드의 수평 단면적 이상의 크기를 갖고,
    상기 반도체 칩의 확장패드의 수평 단면적은 상기 반도체 칩의 접속패드의 수평 단면적 이상의 크기를 갖는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 접속패드의 수평 단면적에 대한 상기 확장패드의 수평 단면적의 비는 1:2 내지 1:6인,
    반도체 패키지.
  3. 제1항에 있어서,
    상기 재배선 비아의 상기 확장패드와 접촉하는 면의 적어도 일부는 평면 상에서 상기 접속패드와 중첩되는 영역을 벗어나도록 배치된,
    반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩의 중심축은 상기 연결구조체의 중심축과 어긋나게 배치되며, 상기 확장패드의 적어도 일부는 중심축이 상기 재배선 비아의 중심축과 어긋나게 배치되는,
    반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체 칩의 중심축과 상기 연결구조체의 중심축 사이의 간격은,
    상기 적어도 일부의 확장패드의 중심축과 상기 재배선 비아의 중심축 사이의 간격과 동일한,
    반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩의 중심축은 상기 연결구조체의 중심축과 동일선 상에 배치되며, 상기 확장패드의 적어도 일부는 중심축이 상기 재배선 비아의 중심축과 어긋나게 배치되는,
    반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩은, 상기 바디의 제1면 상에 배치되며 상기 접속패드의 적어도 일부를 노출시키는 개구를 갖는 패시베이션막을 더 포함하며,
    상기 패시베이션막의 적어도 일부는 상기 접속패드 및 상기 확장패드 사이에 배치되며,
    상기 확장패드는 상기 패시베이션막의 개구를 채우는 연결부 및 상기 패시베이션막 상에 형성되며 상기 재배선 비아와 접촉하는 확장부를 갖고,
    상기 확장패드의 확장부의 수평 단면적은 상기 연결부의 수평 단면적 이상의 크기인,
    반도체 패키지.
  8. 제7항에 있어서,
    상기 확장패드의 상기 연결부의 수평 단면적에 대한 상기 확장패드의 확장부의 수평 단면적의 비는 1:2 내지 1:6인,
    반도체 패키지.
  9. 제7항에 있어서,
    상기 재배선 비아의 상기 확장패드의 확장부와 접촉하는 면의 적어도 일부는 평면 상에서 상기 연결부와 중첩되는 영역을 벗어나도록 배치되는,
    반도체 패키지.
  10. 제1면 및 상기 제1면의 반대측인 제2면을 갖는 바디, 상기 바디의 제1면 상에 배치되는 접속패드, 및 상기 접속패드 상에 배치된 확장패드를 포함하는 반도체 칩;
    상기 반도체 칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 반도체 칩의 제1면 상에 배치되며 상기 확장패드와 전기적으로 연결되는 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 반도체 칩은 상기 연결구조체의 수평 단면 영역 내에 위치하되,
    상기 반도체 칩의 중심에서 서로 직교하는, 상기 반도체 칩의 일측의 제1모서리와 평행한 제1기준선 및 상기 반도체 칩의 타측의 제2모서리와 평행한 제2기준선은,
    상기 연결구조체의 중심에서 서로 직교하며, 상기 연결구조체의 일측의 제3모서리와 평행한 제3기준선 및 상기 연결구조체의 타측의 제4모서리와 평행한 제4기준선에 대하여,
    각각 소정의 변위를 갖는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 반도체 칩의 중심은 상기 연결구조체의 중심과 중첩되게 배치되되,
    상기 제1 및 제3기준선은 서로 예각을 형성하며,
    상기 제2 및 제4기준선은 서로 예각을 형성하는,
    반도체 패키지.
  12. 제10항에 있어서,
    상기 반도체 칩의 중심은 상기 연결구조체의 중심과 엇갈려서 배치되되,
    상기 제1 및 제3기준선은 서로 소정 간격 이격되어 서로 평행하고,
    상기 제2 및 제4기준선은 서로 소정 간격 이격되어 서로 평행한,
    반도체 패키지.
  13. 제10항에 있어서,
    상기 반도체 칩의 중심은 상기 연결구조체의 중심과 엇갈려서 배치되되,
    상기 제1 및 제3기준선은 서로 예각을 형성하며,
    상기 제2 및 제4기준선은 서로 예각을 형성하는,
    반도체 패키지.
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