KR102049255B1 - 팬-아웃 반도체 패키지 - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 접속패드와 전기적으로 연결된 재배선층을 포함하고, 상기 반도체칩은 상기 접속패드의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막을 포함하며, 상기 제2연결부재의 재배선층은 비아를 통하여 상기 접속패드와 연결되고, 상기 접속패드와 상기 비아 사이에는 금속층이 배치되며, 상기 금속층은 상기 접속패드의 적어도 일부를 덮는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 다양한 원인으로 발생할 수 있는 접속패드의 부식을 방지할 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 접속패드의 노출되는 표면에 금속층을 형성함으로써 접속패드의 부식을 방지하는 것이다.
예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 및 제1연결부재 및 반도체칩의 활성면 상에 배치된 제2연결부재를 포함하며, 제1연결부재 및 제2연결부재는 각각 접속패드와 전기적으로 연결된 재배선층을 포함하고, 반도체칩은 접속패드의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막을 포함하며, 제2연결부재의 재배선층은 비아를 통하여 접속패드와 연결되고, 접속패드와 비아 사이에는 금속층이 배치되며, 금속층은 접속패드의 적어도 일부를 덮는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 다양한 원인으로 발생할 수 있는 접속패드의 부식을 방지할 수 있는 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 A 영역의 개략적인 확대도다.
도 12는 도 9의 팬-아웃 반도체 패키지의 A 영역의 개략적인 변형예이다.
도 13은 도 11 및 도 12에 따른 A 영역의 개략적인 제조일례다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 16은 도 14의 팬-아웃 반도체 패키지의 B 영역의 개략적인 확대도다.
도 17은 도 14의 팬-아웃 반도체 패키지의 B 영역의 개략적인 변형예이다.
도 18은 도 16 및 도 17에 따른 B 영역의 개략적인 제조일례다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 21은 접속패드에 부식이 발생하는 경우를 개략적으로 나타낸다.
도 22는 전압 미인가 상태의 접속패드에 부식을 개략적으로 나타낸다.
도 23은 전압 인가 상태의 접속패드에 부식을 개략적으로 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 다양한 원인으로 발생할 수 있는 접속패드의 부식을 방지할 수 있는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 A 영역의 개략적인 확대도다.
도 12는 도 9의 팬-아웃 반도체 패키지의 A 영역의 개략적인 변형예이다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 및 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140), 제2연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150) 상에 배치되며 패시베이션층(150)의 개구부(151) 상에 배치된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치된 접속단자(170)를 포함한다.
반도체칩(120)은 접속패드(122)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막(123)을 포함한다. 접속패드(122)는 제2연결부재(140)의 비아(143)를 통하여 재배선층(142)과 연결된다. 이때, 접속패드(122)와 비아(143) 사이에는 금속층(125)이 배치된다. 금속층(125)은 접속패드(122)의 노출된 표면과 패시베이션막(123)의 개구부의 벽면과 패시베이션막(123)의 표면의 일부를 덮는다. 따라서, 접속패드(122)의 노출된 표면은 제2연결부재(140)의 절연층(141) 및 비아(143)와 직접 접하지 않으며, 패시베이션막(123)은 비아(143)와 접하지 않는다.
일반적으로 반도체 패키지는 전공정에서 실리콘 와이퍼에 회로가 형성된 칩을 후공정에서 리드 프레임 기판에 실장한 후 몰딩을 하는 전통적인 방식의 패키징 방법으로 제조해 왔다. 그러나, 최근에는 리드 프레임 기판을 사용하지 않고 칩을 먼저 몰딩하고 몰딩 영역까지 포함된 영역에 직접 미세회로를 형성하는 팬-아웃 패키징 기술이 두각을 나타내고 있다. 팬-아웃 패키징 기술은 칩의 접속패드가 노출된 채 몰딩을 먼저 진행하여 몰딩 영역까지 미세회로 및 접속단자 형성 영역을 확장하는 기술로서, 저가의 패키지 몰딩을 이용하여 실장에 필요한 I/O 숫자와 간격에 필요한 공간을 확보할 수 있다. 따라서, 초소형화/고집접화된 고가의 실리콘 와이퍼 내의 칩을 내장하여 보드와의 연결성을 확보할 수 있을 뿐만 아니라, 리드 프레임 기판을 사용하지 않기 때문에 원가를 저감할 수 있고, 나아가 배선거리 단축을 통한 인덕턴스 및 소비전력 저감이 가능하다.
실제로 반도체 산업의 실리콘 전공정의 미세화 경쟁이 거의 물리적 한계에 도달하면서, 실리콘 와이퍼의 소형화의 한계와 새로운 노광 방식인 EUV(Extrem Ultra-violet) 리소그래피 기술의 투자부담으로 인하여, 팬-아웃 웨이퍼 레벨 패키지를 포함한 저가의 칩 패키징 기술개발이 가속화되고 있다. 그러나, 각 구성 재료의 박층화에 따른 미소부위 스트레스 집중화로 보드 실장 단계에서의 낙하 및 가속 신뢰성 부족으로 인하여 오랫동안 양산에 적용되지 못하는 한계가 있다. 이러한 보드 실장단계에서의 신뢰성을 개선하기 위해, 실장 후 패키지와 보드를 연결하는 접속단자 사이의 공간을 접합 수지로 채우는 언더필 공법을 고려해볼 수 있다.
그런데, 언더필은 공정성을 확보하기 위해 재작업이 가능한 재료를 사용할 필요가 있으며, 이러한 재료에는 Cl- 이온이 상당한 농도 이상으로 포함되어 있다. 이와 같이 언더필에 포함된 Cl- 이온은 도 21에 예시적으로 도시한 바와 같이 고온 고습 신뢰성 환경(THB; Temperature Humidity Bias)에서 고분자 절연층(141')에 확산되어 반도체칩의 접속패드(122')에 도달할 수 있으며, 이렇게 도달한 Cl- 이온은 도 22 및 도 23에 예시적으로 도시한 바와 같이, 전압 미인가 상태 및 전압 인가 상태에서 모두 반도체칩의 접속패드의 부식을 일으키는 원인이 될 수 있다. 이러한 Cl- 이온에 의한 부식을 방지하기 위해서 언더필 내에 Cl- 이온의 저감, Cl- 이온 포획층 삽입, 더미전극 추가 등을 고려해볼 수 있으나, 언더필 내의 Cl- 이온의 저감은 재작업성을 저하시키며, Cl- 이온 포획층은 대부분 무기 필러를 필요로 하기 때문에 미세패턴을 구현해야 하는 절연층 내에 삽입하기 어렵다. 또한, 더미전극 삽입은 실제 접속패드의 부식 속도를 낮출 뿐이기 때문에, 장시간 진행되는 고온 고습 신뢰성 조건 확보의 근본적인 대책이 될 수 없다.
이를 해결하기 위하여, 예를 들면, 제2연결부재의 비아를 패시베이션막까지 덮도록 형성하여, 접속패드가 이온에 노출되는 경로를 차단하는 것을 고려해볼 수 있다. 다만, 이 경우 구조적 취약성으로 인하여 TCoB(Thermal Cycle on Board) 등의 물리적 신뢰성은 감퇴시킬 가능성이 있다. 예를 들면, 비아의 가장자리와 접속패드의 가장자리를 정확히 맞추기 어렵기 때문에 비아의 가장자리와 패시베이션막의 접합 계면이 발상할 수 있다. 이때, 신뢰성 시험에서 비아의 가장자리에는 상대적으로 높은 물리적 응력(Stress)이 인가되기 때문에, 비아가 접속패드에 비해 상대적으로 취성(Brittlenss)이 약한 패시베이션막과 접하게 되면 신뢰성 시험중 크랙(Crack)이 발생할 가능성이 높다. 이렇게 유발된 크랙은 비아 내부로 전파되어 비아와 접속패드의 계면 박리, 접속패드 내부의 층의 박리 등과 같은 전기적 오픈을 유발하여 신뢰성 불량으로 이어질 가능성이 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)에서와 같이, 반도체칩(120)의 접속패드(122)의 표면 상에 절연층(141), 재배선층(142), 및 비아(143)를 직접 패터닝하는 구조에 있어서, 접속패드(122)의 노출되는 표면을 접속패드(122)의 크기 이상의 금속층(125)으로 덮는 경우, 이온에 노출되는 경로를 차단할 수 있다. 이는 Cl- 이온뿐만 아니라 부식을 유발 시킬 수 있는 다른 이온에 대한 접속패드의 반응을 방지할 수 있다. 또한, 응력이 높은 비아(143)의 가장자리부와 취성이 약한 패시베이션막(123)의 접합을 필요로 하지 않아 크랙 유발로 인한 리스크를 줄일 수 있다. 또한, 비아(143)와 접속패드(122)의 접합부의 응력을 높일 수 있는 절연층(141)의 두께 상승을 배제할 수 있고, 성능 및 공정 한계까지 절연층(141)의 두께를 낮출 수 있기 때문에, 두께 상승으로 인한 신뢰성 리스크 역시 줄일 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
제1연결부재(110)는 반도체칩(120)의 접속패드(122)를 재배선시키는 재배선층(112a, 112b)을 포함하는바 제2연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 경우에 따라서는, 제1연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
제1연결부재(110)는 제2연결부재(140)와 접하는 절연층(111), 제2연결부재(140)와 접하며 절연층(111)에 매립된 제1재배선층(112a), 및 절연층(111)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b)을 포함한다. 제1연결부재(110)는 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결하는 비아(113)를 포함한다. 제1 및 제2재배선층(112a, 112b)은 접속패드(122)와 전기적으로 연결된다. 제1재배선층(112a)을 절연층(111) 내에 매립하는 경우, 제1재배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 제2연결부재(140)의 절연거리가 일정해진다. 즉, 제2연결부재(140)의 재배선층(142)으로부터 절연층(111)의 하면까지의 거리와, 제2연결부재(140)의 재배선층(142)로부터 접속패드(122)까지의 거리의 차이는, 제1재배선층(112a)의 두께보다 작다. 따라서, 제2연결부재(140)의 고밀도 배선 설계가 용이하다는 장점이 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
재배선층(112a, 112b)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다. 제한되지 않는 일례로서, 재배선층(112a, 112b) 모두 그라운드 패턴을 포함할 수 있으며, 이 경우 제2연결부재(140)의 재배선층(142)에 그라운드 패턴을 최소화하여 형성할 수 있는바, 배선 설계 자유도가 향상될 수 있다.
재배선층(112a, 112b) 중 봉합재(130)에 형성된 개구부(131)를 통하여 노출된 일부 재배선층(112b)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도 25에 도시한 바와 같이, 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 SiO 등의 산화막 또는 SiN 등의 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 그 결과 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
금속층(125)은 반도체칩(120)의 접속패드(122)로 이온 등이 침투하는 것을 방지하기 위한 것으로, 반도체칩(120)의 접속패드(122)와 제2연결부재(140)의 비아(143) 사이에 배치된다. 제2연결부재(140)의 절연층(141)은 금속층(125)의 적어도 일부를 덮으며, 제2연결부재(140)의 홀(143h)은 금속층(125)의 적어도 일부를 노출시킨다. 제2연결부재(140)의 비아(143)는 금속층(125)과 접속한다. 반도체칩(120)의 접속패드(122)의 노출된 표면은 금속층(125)으로 덮이는바 접속패드(122)의 표면은 제2연결부재(140)의 절연층(141) 및 비아(143)와 접하지 않는다. 또한, 이러한 구조에서는 반도체칩(120)의 패시베이션막(123) 역시 제2연결부재(140)의 비아(143)와 접하지 않는다. 따라서, 크랙(Crack) 등의 부작용 없이 금속층(125)을 통하여 접속패드(122)의 부식 등을 방지할 수 있다. 일례에서는 금속층(125)이 반도체칩(120)의 접속패드(122)의 표면과 반도체칩(120)의 패시베이션막(123)의 접속패드(122)의 표면의 적어도 일부를 노출시키는 개구부의 벽면과 반도체칩(120)의 패시베이션막(123)의 표면의 일부를 덮어, 이온의 침투를 효과적으로 방지한다.
금속층(125)은 귀금속을 포함하는 것일 수 있다. 귀금속은 재료 자체의 특성이 부식에 안정한 특성을 가지며, 따라서 접속패드(122)의 이온 침투를 효과적으로 방지할 수 있다. 귀금속으로는 금(Au), 은(Ag), 구리(Cu), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os) 등을 그 예로 들 수 있으나, 이에 한정되는 것은 아니다. 금속층(125)은 부동태 금속을 포함하는 것일 수도 있다. 부동태 금속은 공기 노출시 자연산화층이 형성되는 금속을 말하며, 이러한 자연산화층의 특성이 부식에 안전한 특성을 가짐으로써, 접속패드(122)의 이온 침투를 효과적으로 방지할 수 있다. 부동태 금속으로는 티타늄(Ti), 크롬(Cr) 등을 그 예로 들 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)의 비활성면은 제1연결부재(110)의 제2재배선층(112b)의 상면 보다 아래에 위치할 수 있다. 예를 들면, 반도체칩(120)의 비활성면은 제1연결부재(110)의 절연층(111)의 상면보다 아래에 위치할 수 있다. 반도체칩(120)의 비활성면과 제1연결부재(110)의 제2재배선층(112b)의 상면의 높이 차이는 2㎛ 이상, 예를 들면, 5㎛ 이상일 수 있다. 이때, 반도체칩(120)의 비활성면 모퉁이에서 발생하는 크랙을 효과적으로 방지할 수 있다. 또한, 봉합재(130)를 적용하는 경우의 반도체칩(120)의 비활성면 상의 절연거리의 편차를 최소화할 수 있다.
봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호할 수 있다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지를 사용할 수도 있다.
봉합재(130)는 복수의 물질로 이루어진 복수의 층으로 구성될 수 있다. 예를 들면, 관통홀(110H) 내의 공간을 제1봉합재로 채우고, 그 후 제1연결부재(110) 및 반도체칩(120)을 제2봉합재로 덮을 수 있다. 또는, 제1봉합재를 사용하여 관통홀(110H) 내의 공간을 채움과 더불어 소정의 두께로 제1연결부재(110) 및 반도체칩(120)을 덮고, 그 후 제1봉합재 상에 제2봉합재를 소정의 두께로 다시 덮는 형태로 사용할 수도 있다. 이 외에도 다양한 형태로 응용될 수 있다.
봉합재(130)에는 전자파 차단을 위하여 필요에 따라 도전성 입자가 포함될 수 있다. 도전성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제2연결부재(140)가 단층으로 구성되나, 복수층으로 구성될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)이 다층인 경우 각각의 절연층의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우 공정에 따라 이들이 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함한다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함한다.
재배선층(142) 중 일부 노출된 재배선층(142)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100B) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도 11에서와 같이 도전성 물질로 완전히 충전될 수 있으며, 또는 도 12에서와 같이 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
재배선층(142) 및 비아(143)는 시드층(144) 및 도체층(145)으로 구성될 수 있다. 시드층(144)은 홀(143h)에 의하여 노출되는 금속층(125)의 표면과 홀(143 h)의 벽면과 절연층(141)의 표면에 형성된다. 도체층(145)은 시드층(144) 상에 형성된다. 시드층(144)은 티타늄(Ti), 티타늄-텅스텐(Ti-W), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 및 니켈(Ni)-크롬(Cr) 중 하나 이상을 포함하는 제1 시드층, 및 제1 시드층 상에 배치되며 도체층(145)과 동일재료 예컨대 구리(Cu)를 포함하는 제2 시드층을 포함할 수 있다. 제1 시드층은 접착 역할을 수행하며, 제2 시드층은 기초 도금층의 역할을 수행할 수 있다. 도체층(145)은 도전성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등을 포함할 수 있으며, 일반적으로는 구리(Cu)를 포함할 수 있다.
제1연결부재(110)의 재배선층(112a, 112b)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 이에 형성되는 재배선층(112a, 112b) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 제2연결부재(140)의 박형화를 위하여 제1연결부재(110)의 재배선층(112a, 112b) 대비 상대적으로 작게 형성할 수 있다.
패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142) 중 일부 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 개구부(151)는 재배선층(142)의 일면을 완전히 또는 일부만 노출시킬 수 있다. 경우에 따라서는 측면도 노출시킬 수 있다.
패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기 필러 및 에폭시 수지를 포함하는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 패시베이션층(150)의 표면 조도는 일반적인 경우 보다 낮을 수 있으며, 이와 같이 표면 조도가 낮은 경우 회로 형성 과정에서 발생할 수 있는 여러 가지 부작용들(Side Effects), 예를 들면, 표면의 얼룩 발생, 미세회로 구현의 어려움 등을 개선할 수 있다.
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시켜 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)의 적어도 일부를 채운다. 언더범프금속층(160)은 공지의 메탈화 방법으로 형성될 수 있다. 언더범프금속층(160)은 공지의 금속 물질을 포함할 수 있다. 예를 들면, 전해동도금으로 시드층을 형성하고, 그 위에 무전해동도금으로 도금층을 형성하는 방법으로 언더범프금속층(160)을 형성할 수 있다.
접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H)의 내벽에 금속층이 더 배치될 수 있다. 즉, 반도체칩(120)의 측면 주위가 금속층으로 둘러싸일 수도 있다. 금속층을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩이 배치될 수도 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개고, 각각의 관통홀 내에 반도체칩이 배치될 수도 있다. 또한, 반도체칩 외에 별도의 수동부품, 예를 들면, 컨덴서, 인덕터 등이 함께 관통홀(110H) 내에 함께 봉합될 수 있다. 또한, 패시베이션층(150) 상에 표면실장부품이 실장 될 수 있다.
도 13은 도 11 및 도 12에 따른 A 영역의 개략적인 제조일례다.
도면을 참조하면, 먼저, 바디(121)의 활성면 상에 접속패드(122)를 형성하고, 바디(121)의 활성면 상에 접속패드(122) 의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막(123)을 형성하여, 반도체칩(120)을 준비한다. 이러한 공정은 웨이퍼 레벨에서 수행될 수 있으며, 공지의 반도체 공정으로 수행될 수 있다.
다음으로, 반도체칩(120)의 접속패드(122)의 노출된 표면과, 반도체칩(120)의 패시베이션막(123)의 접속패드(122)의 표면의 적어도 일부를 노출시키는 개구부의 벽면과, 반도체칩(120)의 패시베이션막(123)의 표면의 일부를 덮는 금속층(125)을 형성한다. 이와 같이, 금속층(125)은 반도체칩(120)의 접속패드(122)의 노출 크기 이상으로 형성하며, 이 경우 이온 침투를 효과적으로 방지할 수 있다. 금속층(125)은 공지의 금속 코팅 공정, 금속 도금 공정 등으로 형성할 수 있다.
다음으로, 반도체칩(120)의 일측에 금속층(125)을 덮는 제2연결부재(140)의 절연층(141)을 형성하고, 제2연결부재(140)의 절연층(141)을 관통하며 금속층(125)의 적어도 일부를 노출시키는 홀(143h)을 형성한다. 절연층(141)은 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법 등으로 형성할 수 있다. 홀(143h)은 절연층(141)의 재료에 따라서 공지의 포토리소그래비 공법을 이용하여 형성할 수도 있고, 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수도 있다.
다음으로, 금속층(125)과 연결되도록 제2연결부재(140)의 홀(143h) 내에 제2연결부재(140)의 비아(143) 및 제2연결부재(140)의 절연층(141) 상에 비아(143)와 연결되도록 재배선층(142)을 형성한다. 비아(143) 및 재배선층(142)은 순차적으로 시드층(144) 및 도체층(145)을 형성하는 방법으로 형성할 수 있다. 시드층(144) 및 도체층(145)은 공지의 전해 및/또는 무전해 도금 공정 등으로 형성할 수 있으며, 패터닝은 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있다.
한편, 도면에는 도시하지 않았으나, 일례에 따른 팬-아웃 반도체 패키지(100A)는, 제1연결부재(110)를 형성하고, 제1연결부재(110)의 관통홀(110H) 내에 점착필름 등일 이용하여 반도체칩(120)을 페이스-다운 형태로 배치하고, 봉합재(130)로 봉합한 후, 점착필름을 제거하고, 그 후 제2연결부재(140)를 형성하고, 그 후 순차적으로 패시베이션층(150), 언더범프금속층(160), 및 접속단자(170)를 형성하는 방법으로 제조할 수 있다. 금속층(124)은 반도체칩(120)을 제1연결부재(110)의 관통홀(110H) 내에 배치하기 전에 형성할 수도 있고, 반도체칩(120)을 제1연결부재(110)의 관통홀(110H)에 배치한 후 제2연결부재(140)를 형성하기 전에 형성할 수도 있다. 각각의 과정에서 수행되는 구체적은 공정은 상술한 구조에 맞춰서 공지의 도금 방법, 패터닝 방법, 라미네이션 방법 등을 도입하여 수행될 수 있다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 16은 도 14의 팬-아웃 반도체 패키지의 B 영역의 개략적인 확대도다.
도 17은 도 14의 팬-아웃 반도체 패키지의 B 영역의 개략적인 변형예이다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 반도체칩(120)은 금속층(125)이 반도체칩(120)의 패시베이션막(123)이 형성되기 전에 접속패드(122) 상에 먼저 형성된다. 따라서, 반도체칩(120)의 접속패드(122)의 노출된 표면과 노출되지 않은 표면을 모두 덮는다. 즉, 금속층(125)의 일부는 반도체칩(120)의 접속패드(122)의 노출된 표면을 덮으며, 일부는 반도체칩(120)의 접속패드(122)의 가장자리로 연장되어 반도체칩(120)의 접속패드(122)와 패시베이션막(123) 사이에 배치된다. 즉, 패시베이션막(123)은 금속층(125)의 적어도 일부를 덮는다. 이 경우, 크랙(Crack)등의 부작용 없이 이온의 침투를 효과적으로 방지할 수 있다. 그 외에 다른 구성은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 도 16 및 도 17에 따른 B 영역의 개략적인 제조일례다.
도면을 참조하면, 먼저, 바디(121)의 일면 상에 접속패드(122)를 형성하고, 바디(121)의 일면 상에 접속패드(122)의 표면에 금속층(125)을 형성한다. 다음으로, 바디(121)의 일면 상에 접속패드(122)의 측면과 금속층(125)의 가장자리 일부를 덮는 패시베이션막(123)을 형성한다. 이러한 공정은 웨이퍼 레벨에서 수행될 수 있으며, 공지의 반도체 공정으로 수행될 수 있다. 금속층(125)은 공지의 코팅 공정, 도금 공정 등으로 형성할 수 있다. 다음으로, 반도체칩(120)의 일측에 금속층(125)의 적어도 일부를 덮는 제2연결부재(140)의 절연층(141)을 형성하고, 제2연결부재(140)의 절연층(141)을 관통하며 금속층(125)의 적어도 일부를 노출시키는 홀(143h)을 형성한다. 다음으로, 금속층(125)과 연결되도록 제2연결부재(140)의 홀(143h) 내에 제2연결부재(140)의 비아(143) 및 제2연결부재(140)의 절연층(141) 상에 비아(143)와 연결되도록 재배선층(142)을 형성한다. 비아(143) 및 재배선층(142)은 순차적으로 시드층(144) 및 도체층(145)을 형성하는 방법으로 형성할 수 있다. 각 단계에서 적용될 수 있는 구체적인 공정은 상술한 바와 실질적으로 동일하다.
한편, 도면에는 도시하지 않았으나, 다른 일례에 따른 반도체 패키지(100B)는, 제1연결부재(110)를 형성하고, 제1연결부재(110)의 관통홀(110H) 내에 점착필름 등일 이용하여 상술한 제조일례에 따라 금속층(125)이 형성된 반도체칩(120)을 페이스-다운 형태로 배치하고, 봉합재(130)로 봉합한 후, 점착필름을 제거하고, 그 후 상술한 제조일례에 따라 제2연결부재(140)를 형성하고, 그 후 순차적으로 패시베이션층(150), 언더범프금속층(160), 및 접속단자(170)를 형성하는 방법으로 제조할 수 있다. 각각의 과정에서 수행되는 구체적은 공정은 상술한 구조에 맞춰서 공지의 도금 방법, 패터닝 방법, 라미네이션 방법 등을 도입하여 수행될 수 있다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 한편, 도면에는 도시하지 않았으나, 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아를 통하여 전기적으로 연결될 수 있다.
제1재배선층(112a)이 매립되어 있기 때문에 상술한 바와 같이 제2연결부재(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 제1절연층 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도면에는 도시하지 않았으나, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)의 특징이 다른 일례에 따른 팬-아웃 반도체 패키지(100C)에도 적용될 수 있다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 도면에는 도시하지 않았으나, 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
그 외에 다른 구성이나 제조 방법은 일례에 따른 팬-아웃 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다. 도면에는 도시하지 않았으나, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B)의 특징이 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에도 적용될 수 있다.
도 21은 접속패드에 부식이 발생하는 경우를 개략적으로 나타낸다.
도 22는 전압 미인가 상태의 접속패드에 부식을 개략적으로 나타낸다.
도 23은 전압 인가 상태의 접속패드에 부식을 개략적으로 나타낸다.
도면을 참조하면, 반도체 패키지는 접속단자(170')를 통하여 보드(500')에 실장될 수 있다. 접속단자(170')는 보드(500')의 절연층(501')으로부터 노출되는 전극(502')과 전기적으로 연결될 수 있다. 접속단자(170')는 고분자 절연층(141') 내부에 형성된 재배선층(142')을 통하여 접속패드(122')와 전기적으로 연결될 수 있다. 한편, 접속단자(170')는 언더필(200')을 통하여 고정될 수 있다. 이때, 고온 고습 신뢰성 환경(THB; Temperature Humidity Bias)에서 언더필(200')의 Cl- 등의 이온은 고분자 절연층(141')을 통과하여 반도체칩의 접속패드(122')를 부식시킬 수 있다. 구체적으로, 고온 고습 신뢰성 환경(THB; Temperature Humidity Bias)에서 반도체칩의 바디(121') 상에 형성된 접속패드(122')의 패시베이션막(123')으로부터 노출되는 표면이 Cl- 등의 이온에 의하여 부식될 수 있다. 즉, 본 개시에 따른 팬-아웃 반도체 패키지(100A~100D)와 같이 금속층(125)을 가지지 않는 경우, 경우 전압 미인가 상태 및/또는 전압 인가 상태에서 반도체칩의 접속패드가 부식될 수 있다.
본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A, 100B, 100C, 100D: 팬-아웃 반도체 패키지
110: 제1연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113: 비아
112: 반도체칩 121: 바디
122: 접속패드 123: 패시베이션막
125: 금속층 130: 봉합재
131: 개구부 140: 제2연결부재
141: 절연층 142: 재배선층
143: 비아 150: 패시베이션층
151: 개구부 160: 언더범프금속층
170: 접속단자

Claims (18)

  1. 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 반도체칩의 적어도 일부를 봉합하는 봉합재; 및
    상기 반도체칩의 활성면 상에 배치된 절연층, 상기 절연층 상에 배치된 재배선층, 및 상기 절연층을 관통하는 비아홀, 및 상기 비아홀에 배치되며 상기 접속패드와 상기 재배선층을 전기적으로 연결하는 비아를 포함하는 제2연결부재; 를 포함하며,
    상기 반도체칩은 상기 접속패드의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막을 포함하며,
    상기 접속패드와 상기 비아 사이에는 금속층이 배치되며,
    상기 금속층은 상기 접속패드의 적어도 일부를 덮으며,
    상기 절연층은 상기 금속층의 적어도 일부를 덮으며, 상기 패시베이션막의 개구부의 적어도 일부를 채우며,
    상기 비아는 상기 금속층의 표면과 상기 비아홀의 벽면에 배치된 시드층 및 상기 시드층 상에 배치되며 상기 비아홀의 적어도 일부를 채우는 도체층을 포함하며,
    상기 금속층은, 상기 금속층의 적어도 일부가 상기 패시베이션막 및 상기 절연층 사이에 위치하도록, 상기 패시베이션막의 적어도 일부도 덮는,
    팬-아웃 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 패시베이션막 및 상기 비아홀 사이에 상기 절연층이 배치된,
    팬-아웃 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 금속층은 금, 은, 구리, 백금, 이리듐, 루테늄, 로듐, 팔라듐, 및 오스뮴 중 하나를 포함하는,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 금속층은 크롬 및 티타늄 중 하나 이상을 포함하는,
    팬-아웃 반도체 패키지.
  7. 관통홀을 갖는 제1연결부재;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 제1연결부재의 적어도 일부를 덮으며, 상기 반도체칩의 적어도 일부를 봉합하며, 상기 관통홀의 적어도 일부를 채우는 봉합재; 및
    상기 반도체칩의 활성면 상에 배치된 절연층, 상기 절연층의 하면 상에 배치된 재배선층, 및 상기 절연층을 관통하는 비아홀, 및 상기 비아홀에 배치되며 상기 접속패드와 상기 재배선층을 전기적으로 연결하는 비아를 포함하는 제2연결부재; 를 포함하며,
    상기 반도체칩은 상기 접속패드의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션막을 포함하며,
    상기 접속패드와 상기 비아 사이에는 금속층이 배치되며,
    상기 금속층은 상기 접속패드의 적어도 일부를 덮으며,
    상기 절연층은 상기 금속층의 적어도 일부를 덮으며, 상기 패시베이션막의 개구부의 적어도 일부를 채우며,
    상기 비아는 상기 금속층의 표면과 상기 비아홀의 벽면에 배치된 시드층 및 상기 시드층 상에 배치되며 상기 비아홀의 적어도 일부를 채우는 도체층을 포함하며,
    상기 제1연결부재는, 상기 제2연결부재의 절연층에 하면이 접하는 제1절연층, 상기 제2연결부재의 절연층에 하면이 접하도록 상기 제1절연층의 하측에 매립된 제1재배선층, 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측인 상기 제1절연층의 상면 상에 배치되며 상기 제1절연층에 하면이 접하는 제2재배선층, 상기 제1절연층을 관통하며 상기 제1 및 제2재배선층을 전기적으로 연결하는 제1비아, 상기 제1절연층의 상면 상에 배치되어 상기 제2재배선층을 덮는 제2절연층, 상기 제2절연층의 상면 상에 배치되며 상기 제2절연층에 하면이 접하는 제3재배선층, 및 상기 제2절연층을 관통하며 상기 제2 및 제3재배선층을 전기적으로 연결하는 제2비아, 를 포함하며,
    상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 제2연결부재의 재배선층과 상기 제1재배선층 사이의 거리가 상기 제2연결부재의 재배선층과 상기 접속패드 사이의 거리보다 큰,
    팬-아웃 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1재배선층의 하면은 상기 접속패드의 하면보다 상측에 위치하는,
    팬-아웃 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제2재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    관통홀을 갖는 제1연결부재; 를 더 포함하며,
    상기 반도체칩은 상기 관통홀에 배치되며,
    상기 봉합재는 상기 제1연결부재의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우며,
    상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
    상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하며,
    상기 제4재배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제1절연층은 상기 제2절연층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 제3재배선층은 상기 제2연결부재의 재배선층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제1재배선층은 상기 반도체칩의 활성면과 비활성면 사이에 위치하는,
    팬-아웃 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제3재배선층의 하면은 상기 접속패드의 하면보다 하측에 위치하는,
    팬-아웃 반도체 패키지.
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