KR102055595B1 - 반도체 패키지 - Google Patents

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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

본 개시는 절연층 및 상기 절연층에 형성된 배선층을 포함하는 유기 인터포저, 상기 유기 인터포저 상에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 유기 인터포저 상에 배치되며 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 유기 인터포저의 상기 반도체칩이 배치된측의 반대측 상에 배치되며 상기 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층, 및 상기 패시베이션층 상에 형성된 UBM 패드 및 상기 개구부에 형성되며 상기 UBM 패드 및 상기 노출된 배선층을 연결하는 UBM 비아를 포함하는 UBM층을 포함하며, 상기 UBM 패드의 외주면에는 적어도 하나의 홈부가 형성된, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있으나, 대면적화 및 저 코스트화를 위하여 글라스(Glass)나 올가닉(Organic) 방식의 개발이 이루어지고 있다.
한편, 인터포저와 메인보드와 같은 기판을 연결하는 솔더볼의 아래에는 UBM(Under Bump Metallurgy)층을 부가하여 Thermal/Mechanical 충격 완화를 통한 신뢰도 수명을 향상시킬 수 있는데, 이러한 UBM층의 구조에 따라 인터커넥션 부분의 신뢰성이 영향을 받게 되므로 이를 최적화 할 필요가 있다.
본 개시의 여러 목적 중 하나는 전기연결구조체의 고 신뢰성을 확보할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 전기연결구조체의 아래에 UBM층을 도입하되, UBM층의 UBM 패드를 원형이 아닌 돌출 형상으로 구현하여, 전기연결구조체와 UBM 패드의 접합면적을 증가시키는 것이다.
예를 들면, 일례에 따른 반도체 패키지는 절연층 및 상기 절연층에 형성된 배선층을 포함하는 유기 인터포저, 상기 유기 인터포저 상에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 유기 인터포저 상에 배치되며 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 유기 인터포저의 상기 반도체칩이 배치된측의 반대측 상에 배치되며 상기 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층, 및 상기 패시베이션층 상에 형성된 UBM 패드 및 상기 개구부에 형성되며 상기 UBM 패드 및 상기 노출된 배선층을 연결하는 UBM 비아를 포함하는 UBM층을 포함하며, 상기 UBM 패드의 외주면에는 적어도 하나의 홈부가 형성된 것일 수 있다.
또는, 일례에 따른 반도체 패키지는 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 배선층을 포함하는 연결부재, 상기 연결부재 상에 배치되며 상기 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층, 및 상기 패시베이션층 상에 형성된 UBM 패드 및 상기 개구부에 형성되며 상기 UBM 패드 및 상기 노출된 배선층을 연결하는 UBM 비아를 포함하는 UBM층을 포함하며, 상기 패시베이션층의 표면과 수직한 방향으로 상기 UBM 패드를 보았을 때, 상기 UBM 패드의 테두리는 요철을 갖는 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 전기연결구조체의 고 신뢰성을 확보할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 8은 도 6의 반도체 패키지의 A 영역의 대략적인 확대 평면도다.
도 9는 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 유기 인터포저를 포함하는 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 인터포저 패키지(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
유기 인터포저를 포함하는 반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 유기 인터포저를 포함하는 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2220)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
한편, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 인터포저(2260) 상에 칩(2220, 2240)을 실장한 후 이를 몰딩하는 패키지 공정을 수행하여 제조한다. 이는 몰딩 공정을 진행하지 않으면 핸들링이 되지 않아 BGA 기판(2210) 등과 연결할 수 없기 때문이며, 따라서 몰딩을 통해 강성을 유지하고 있다. 다만, 몰딩 공정을 진행하는 경우, 상술한 바와 같이 인터포저(2260) 및 칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다.
이하에서는 전기연결구조체의 고 신뢰성을 확보할 수 있는 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 6은 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 8은 도 6의 반도체 패키지의 A 영역의 대략적인 확대 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 절연층(111) 및 절연층(111)에 형성된 배선층(112) 및 비아(113)를 포함하는 인터포저(110), 인터포저(110) 상에 배치되며 접속패드(131P)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 제1반도체칩(131), 인터포저(110) 상에 제1반도체칩(131)과 나란하게 배치되며 각각 접속패드(132P, 133P)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 복수의 제2반도체칩(132, 133), 인터포저(110) 상에 배치되며 제1반도체칩(131) 및 복수의 제2반도체칩(132, 133)의 적어도 일부를 봉합하는 봉합재(140), 인터포저(110)의 반대측 상에 배치되며 배선층(112)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(150), 패시베이션층(150) 상에 배치된 UBM 패드(160P) 및 패시베이션층(150)의 개구부에 형성되어 UBM 패드(160P)와 노출된 배선층(112)을 연결하는 UBM 비아(160V)를 포함하는 UBM층(160), 및 패시베이션층(150) 상에 배치되며 UBM 패드(160P)와 연결된 전기연결구조체(170)를 포함한다.
한편, UBM 패드(160P)는 그 중심으로부터 테두리(boundary)까지의 거리가 불규칙하다. 예를 들면, UBM 패드(160P)의 중심으로부터 가장 먼 테두리까지의 거리(d1)와 가장 가까운 테두리까지의 거리(d2)가 다르다. 보다 구체적으로, UBM 패드(160P)의 외주면(outer circumferential surface)에는 적어도 하나의 홈부(160Ph), 바람직하게는 복수의 홈부(160Ph)가 형성되어 있으며, 이때 UBM 패드(160P)의 중심으로부터 UBM 패드(160P)의 홈부(160Ph)가 형성되지 않은 영역의 외주면까지의 거리(d1)는 UBM 패드(160P)의 홈부(160Ph)가 형성된 영역의 외주면까지의 거리(d2)보다 크다. 이러한 UBM 패드(160P)의 홈부(160Ph)는 전기연결구조체(170)로 채워질 수 있다. 이와 같이, 일례에 따른 반도체 패키지(100A)는 UBM층(160)을 포함하는바 전기연결구조체(170)의 신뢰성을 보다 향상시킬 수 있으며, 특히 UBM 패드(160P)가 단순한 원형이 아닌 평면을 기준으로 돌출 형상을 가지는, 예컨대 톱니바퀴 형상인바, 전기연결구조체(170)와의 접촉면적을 넓힐 수 있고, 앵커(Anchoring) 효과를 가질 수 있으며, 전단응력을 분산시킬 수 있어, 전기연결구조체(170)의 신뢰성을 더욱 향상시킬 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
인터포저(110)는 반도체칩(131, 132, 133) 각각의 접속패드(131P, 132P, 133P)를 재배선한다. 인터포저(110)를 통하여 다양한 기능을 가지는 수천 내지 수십 만개의 반도체칩(131, 132, 133) 각각의 접속패드(131P, 132P, 133P)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 또한, 인터포저(110)를 통하여 반도체칩(131, 132, 133) 각각의 접속패드(131P, 132P, 133P)가 최소한의 경로로 서로 전기적으로 연결될 수 있다. 즉, 인터포저(110)는 연결부재로 사용될 수 있다. 인터포저(110)는 절연층(111)과 절연층(111) 상에 또는 내에 형성된 배선층(112)과 절연층(111)의 관통하며 서로 다른 층에 형성된 배선층(112)을 전기적으로 연결하는 비아(113)를 포함한다. 인터포저(110)의 층수는 도면에 도시한 것 보다 많을 수도 있고, 또는 더 적을 수도 있다. 이러한 형태의 인터포저(110)는 2.5D 형태의 유기 인터포저로 사용될 수 있다.
절연층(111)은 인터포저(110)의 유전층의 역할을 수행한다. 절연층(111)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg) 등이 사용될 수도 있다. 또는, PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(111)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(111)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
배선층(112)은 실질적으로 접속패드(131P, 132P, 133P)를 재배선하고 또한 신호나 파워 등에 따라서 서로 연결하는 역할을 수행한다. 즉, 접속패드(131P, 132P, 133P)는 배선층(112) 중 연결패턴(112s) 및 연결비아(113s)를 통하여 서로 전기적으로 연결될 수 있다. 배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다. 배선층(112) 중 반도체칩(131, 132, 133)의 실장을 위한 패드 역할을 수행하는 패턴의 표면에는 표면처리층(P)이 형성될 수 있다. 표면처리층(P)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
비아(113)는 서로 다른 층에 형성된 배선층(112) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 전기적 경로를 형성시킨다. 비아(113)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으나, 이에 한정되는 것은 아니다. 비아(113)의 단면 형상은 도면을 기준으로 대략 역 사다리꼴 형상일 수 있다.
언더필수지(120)는 반도체칩(111, 112, 113)을 인터포저(110) 상에 고정할 수 있다. 언더필수지(120)는 에폭시 등을 포함하는 공지의 재료를 적용할 수 있다. 필요에 따라서는 언더필수지(120)는 생략될 수 있다. 한편, 도면에는 도시하지 않았으나, 필요에 따라서는 수동부품이 인터포저(110) 상에 반도체칩(111, 112, 113)과 나란하게 배치되어 패키징될 수도 있다.
반도체칩(131, 132, 133)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 형태일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 각각의 바디에는 다양한 회로가 형성되어 있을 수 있다. 반도체칩(131, 132, 133) 각각의 접속패드(131P, 132P, 133P)는 각각의 반도체칩(131, 132, 133)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 각각의 바디 상에는 접속패드(131P, 132P, 133P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 필요에 따라서는, 반도체칩(131, 132, 133)의 활성면 상에 재배선층이 더 형성될 수 있으며, 저융점 금속(131B, 132B, 133B) 등이 접속패드(131P, 132P, 133P)와 연결된 형태를 가질 수도 있다. 저융점 금속(131B, 132B, 133B)은 접속패드(131P, 132P 133P) 보다 융점이 낮은 금속, 예컨대 솔더나 솔더를 포함하는 합금으로 이루어질 수 있다. 반도체칩(131, 132, 133)은 접속패드(131P, 132P, 133P) 및/또는 저융점 금속을 포함하는 도전성 범프(131B, 132B, 133B)를 통하여 인터포저(110)의 상부의 노출된 배선층(112)과 연결될 수 있으며, 연결에는 솔더 등의 접속부재(135)가 이용될 수 있다. 각각의 반도체칩(131, 132, 133)은 공지의 언더필수지(120)로 인터포저(110) 상에 고정될 수 있다.
제1반도체칩(131)은 그래픽스 프로세싱 유닛(GPU)과 같은 어플리케이션 스페셔픽 집적회로(ASIC)일 수 있다. 복수의 제2반도체칩(132, 133)은 각각 고대역폭 메모리(HBM)와 같은 메모리(Memory)일 수 있다. 즉, 반도체칩(131, 132, 133)은 각각 수십 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 반도체칩(131, 132, 133)의 종류가 반드시 이에 한정되는 것은 아니다. 고대역폭 메모리(HBM) 등의 제1 및 제2메모리(132)는 그래픽스 프로세싱 유닛(GPU) 등의 어플리케이션 스페셔픽 집적회로(131)의 일측에 이와 나란하게 배치될 수 있고, 고대역폭 메모리(HBM) 등의 제3 및 제4메모리(133)는 그래픽스 프로세싱 유닛(GPU) 등의 어플리케이션 스페셔픽 집적회로(131)의 타측에 이와 나란하게 배치될 수 있다.
봉합재(140)는 반도체칩(111, 112, 113) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 반도체칩(111, 112, 113)의 적어도 일부를 감싸는 형태이면 무방하다. 봉합재(140)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 유리섬유 또한 포함하는 프리프레그(prepreg) 등이 사용될 수도 있다. 또는, 공지의 EMC(Epoxy Molding Compound) 등이 사용될 수도 있다. 반도체칩(131, 132, 133) 각각의 비활성면은 그라인딩 공정을 통하여 봉합재(140)로부터 노출될 수 있으며, 이 경우 각각의 비활성면은 봉합재(140)의 상면과 동일 레벨에 위치할 수 있다. 동일 레벨은 완전히 동일한 것뿐만 아니라, 공정 오차를 포함하여 대략 동일한 경우를 포함하는 개념이다.
패시베이션층(150)은 인터포저(110)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 인터포저(110)의 절연층(111)의 절연물질에서 설명한 물질, 예를 들면, ABF를 사용할 수 있다. 패시베이션층(150)은 배선층(112)의 적어도 일부를 노출시키는 개구부를 가진다.
UBM층(160)은 전기연결구조체(170)의 접속신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. UBM층(160)은 패시베이션층(150) 상에 배치된 UBM 패드(160P)와 패시베이션층(150)의 개구부에 형성되어 UBM 패드(160P)와 노출된 배선층(112)을 연결하는 UBM 비아(160V)를 포함한다. UBM 패드(160P)와 UBM 비아(160V)는 금속 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있다.
UBM 패드(160P)는 중심으로부터 테두리까지의 거리가 불규칙하다. 예를 들면, UBM 패드(160P)의 중심으로부터 가장 먼 테두리까지의 거리(d1)와 가장 가까운 테두리까지의 거리(d2)가 다르다. 보다 구체적으로, UBM 패드(160P)의 외주면(outer circumferential surface)에는 적어도 하나의 홈부(160Ph), 바람직하게는 복수의 홈부(160Ph)가 형성되어 있으며, 이때 UBM 패드(160P)의 중심으로부터 UBM 패드(160P)의 홈부(160Ph)가 형성되지 않은 영역의 외주면까지의 거리(d1)는 UBM 패드(160P)의 홈부(160Ph)가 형성된 영역의 외주면까지의 거리(d2)보다 크다. 이러한 UBM 패드(160P)의 홈부(160Ph)는 전기연결구조체(170)로 채워질 수 있다. 이와 같이, 일례에 따른 반도체 패키지(100A)는 UBM층(160)을 포함하는바 전기연결구조체(170)의 신뢰성을 보다 향상시킬 수 있으며, 특히 UBM 패드(160P)가 단순한 원형이 아닌 평면을 기준으로 돌출 형상을 가지는, 예컨대 톱니바퀴 형상인바, 전기연결구조체(170)와의 접촉면적을 넓힐 수 있고, 앵커(Anchoring) 효과를 가질 수 있으며, 전단응력을 분산시킬 수 있어, 전기연결구조체(170)의 신뢰성을 더욱 향상시킬 수 있다. 일례에서는, UBM 패드(160P)가 패시베이션층(150) 상에 돌출되어 있다. 한편, UBM 패드(160P)의 홈부(160Ph)의 개수 등은 특별히 한정되지 않으며, 도면에 도시한 것 보다 많을 수도, 적을 수도 있다. 또한, 홈부(160Ph)는 라운드 형태가 아닌 각진 형태일 수도 있다. 즉, 세부적인 형상은 다양하게 변경될 수 있다.
UBM 비아(160V)는 인터포저(110)의 노출된 배선층(112)과 접하는 상면의 폭이 UBM 패드(160P)와 접하는 하면의 폭 보다 좁다. 여기서, 폭은 단면도를 기준으로 판단한다. 일례에 따른 반도체 패키지(100A)는 UBM층(160) 라스트 공법을 적용하여 인터포저(110)를 형성하였는바, UBM 비아(160V)가 상면의 폭이 하면의 폭 보다 좁은, 소위 사다리꼴 형상으로 형성될 수 있다. 또한, UBM 비아(160V)는 대략 채워진 비아(Filled-via)일 수 있다.
전기연결구조체(170)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 유기 인터포저를 포함하는 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 BGA 기판 등에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 주석(Sn)-은(Ag)-구리(Cu) 합금 등을 포함하는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(131P, 132P, 133P)의 수에 따라서 수천 내지 수십 만개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
도 9는 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 패시베이션층(150)이 UBM 비아(160V)가 형성되는 개구부 외에도 하측에 UBM 패드(160P)의 표면과 UBM 패드(160P)의 측면의 적어도 일부를 오픈시키는 개구부(151)를 더 가지며, 개구부(151)를 통하여 UBM 패드(160P)의 측면의 적어도 일부가 노출되어 전기연결구조체(170)와의 접속신뢰성이 개선된다. 즉, UBM 패드(160P)의 적어도 일부는 패시베이션층(150)에 매립된다. 패시베이션층(150)의 표면은 UBM 패드(160P)의 표면과 실질적으로 동일한 레벨에 위치할 수 있다. 이는 UBM 패드(160P)가 패시베이션층(130)의 표면으로 노출될 수 있도록 형성된 후, 그라인딩 공정 등을 거치고, 그 후 개구부(151)가 형성되기 때문이다. 동일 레벨은 실질적으로 동일 평면에 위치하는 것을 의미하며, 일부 공정에 따른 굴곡 등은 무시한다.
UBM층(160)은 패시베이션층(130)에 측면의 일부가 노출되도록 일부가 매립된 UBM 패드(160P) 및 패시베이션층(150)의 적어도 일부를 관통하며 인터포저(110)의 노출된 배선층(112)과 UBM 패드(160P)를 연결하는 UBM 비아(160V)를 포함한다. UBM 패드(160P)는 패시베이션층(150)의 개구부(151)에 돌출된 돌출부위를 가진다. 돌출부위의 측면은 개구부(151)의 측벽과 이격된다. 전기연결구조체(170)는 UBM 패드(160P)의 노출된 표면과 측면을 덮는다. 다른 일례에서도 UBM층(160)의 UBM 패드(160P)는 상술한 바와 같이 비원형, 예컨대 톱니바퀴 형상의 평면 형상을 가진다. 즉, A 영역에 대한 설명은 상술한 바와 같다.
UBM 비아(160V)는 인터포저(110)의 노출된 배선층(112)과 접하는 상면의 폭이 UBM 패드(160P)와 접하는 하면의 폭 보다 크다. 여기서, 폭은 단면도를 기준으로 판단한다. 상술한 UBM층 라스트 공법을 적용하는 경우에는, UBM 비아의 상면의 폭은 하면의 폭 보다 작은 것이 일반적이다. 반면, 다른 일례에 따른 팬-아웃 패키지(100B)의 경우는 UBM층 퍼스트 공법을 적용하는바, UBM 비아(160V)가 상면의 폭이 하면의 폭 보다 넓은, 소위 역 사다리꼴 형상으로 형성될 수 있다. 또한, UBM 비아(160V)는 대략 채워진 비아(Filled-via)일 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 마더보드 1111: 마더보드 절연층
1112: 마더보드 배선 1120: 부품
1121: 반도체 패키지
1130: 스마트 폰 카메라 1121: 유기 인터포저 패키지
2110: 전자기기 메인보드 2210: BGA 기판
2220: 반도체칩 2230: 유기 인터포저
2240: 반도체칩 2250: 실리콘 유기 인터포저
2310: 유기 인터포저 패키지 2260: 유기 인터포저
2320: 유기 인터포저 패키지
100A, 100B: 반도체 패키지
110: 유기 인터포저 111: 절연층
112: 배선층 113: 비아
120: 언더필 수지 131, 132, 133: 반도체칩
131P, 132P, 133P: 접속패드 131B, 132B, 133B: 저융점 금속
140: 봉합재 150: 패시베이션층
160: UBM층 170: 전기연결구조체

Claims (12)

  1. 절연층 및 상기 절연층에 형성된 배선층을 포함하는 유기 인터포저;
    상기 유기 인터포저 상에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 유기 인터포저 상에 배치되며, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재;
    상기 유기 인터포저의 상기 반도체칩이 배치된 측의 반대측 상에 배치되며, 상기 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층;
    상기 패시베이션층 상에 형성된 UBM 패드 및 상기 개구부에 형성되며 상기 UBM 패드 및 상기 노출된 배선층을 연결하는 UBM 비아를 포함하는 UBM(Under Bump Metallurgy)층; 및
    상기 패시베이션층 상에 배치되며, 상기 UBM 패드와 연결된 전기연결구조체; 를 포함하며,
    상기 UBM 패드의 외주면(outer circumferential surface)에는 적어도 하나의 홈부가 형성되며,
    상기 전기연결구조체는 상기 UBM 패드의 측면의 적어도 일부를 덮으며,
    상기 홈부의 적어도 일부는 상기 전기연결구조체로 채워지는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 UBM 패드의 중심으로부터 상기 UBM 패드의 홈부가 형성되지 않은 영역의 외주면까지의 거리는 상기 UBM 패드의 중심으로부터 상기 UBM 패드의 홈부가 형성된 영역의 외주면까지의 거리보다 큰,
    반도체 패키지.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 UBM 패드의 적어도 일부는 상기 패시베이션층 상에 돌출된,
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 UBM 비아는 상기 노출된 배선층과 접하는 상면의 폭이 상기 UBM 패드와 접하는 하면의 폭 보다 좁은,
    반도체 패키지.
  6. 제 1 항에 있어서,
    상기 UBM 패드의 적어도 일부는 상기 패시베이션층에 매립된,
    반도체 패키지.
  7. 제 6 항에 있어서,
    상기 UBM 비아는 상기 노출된 배선층과 접하는 상면의 폭이 상기 UBM 패드와 접하는 하면의 폭 보다 넓은,
    반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체칩의 접속패드 상에 도전성 범프가 더 배치되는,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 도전성 범프는 저융점 금속을 포함하는,
    반도체 패키지.
  10. 제 1 항에 있어서,
    상기 반도체칩은 그래픽스 프로세싱 유닛(GPU) 및 상기 그래픽스 프로세싱 유닛(GPU) 주위에 배치된 복수의 고대역폭 메모리(HBM)를 포함하며,
    상기 그래픽스 프로세싱 유닛(GPU) 및 상기 복수의 고대역폭 메모리(HBM)는 상기 배선층을 통하여 전기적으로 연결된,
    반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 반도체칩의 비활성면은 상기 봉합재로부터 노출된,
    반도체 패키지.
  12. 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 반도체칩의 적어도 일부를 봉합하는 봉합재;
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 배선층을 포함하는 연결부재;
    상기 연결부재 상에 배치되며, 상기 배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
    상기 패시베이션층 상에 형성된 UBM 패드 및 상기 개구부에 형성되며 상기 UBM 패드 및 상기 노출된 배선층을 연결하는 UBM 비아를 포함하는 UBM(Under Bump Metallurgy)층; 을 포함하며,
    상기 UBM 패드의 측면의 일부는 상기 패시베이션층으로 덮이고,
    상기 UBM 패드의 측면의 다른 일부는 상기 패시베이션층으로부터 노출되며,
    상기 패시베이션층의 표면과 수직한 방향으로 상기 UBM 패드를 보았을 때,
    상기 UBM 패드의 테두리(boundary)는 요철(unevenness)을 갖는,
    반도체 패키지.
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