KR20190121560A - 팬-아웃 반도체 패키지 - Google Patents

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KR20190121560A
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layer
disposed
fan
connection
semiconductor chip
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KR1020180045020A
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이윤태
조은정
김한
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

본 개시는 제1관통홀을 가지며, 한층 이상의 배선층을 포함하는 코어부재; 상기 제1관통홀에 배치되며, 하측에 제1접속패드를 갖는 제1반도체칩; 상기 코어부재 및 상기 제1반도체칩의 적어도 일부를 덮는 제1봉합재; 상기 코어부재 및 상기 제1반도체칩의 하측에 배치되며, 한층 이상의 재배선층을 포함하는 연결부재; 상기 제1봉합재 상에 배치되며, 제1연결도체를 통하여 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제1스택칩; 및 상기 제1봉합재 상에 배치되며, 상기 제1스택칩의 적어도 일부를 덮는 제2봉합재; 를 포함하며, 상기 제1반도체칩은 디램(DRAM) 및 컨트롤러(Controller) 중 적어도 하나를 포함하고, 상기 제1스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하며, 상기 제1반도체칩의 제1접속패드는 상기 연결부재의 한층 이상의 재배선층을 거쳐 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
SSD(Solid State Drive)는 NAND Flash Memory를 이용하여 정보를 저장하는 장치로, HDD(Hard Disk Drive) 대비 속도가 빠르고 실패율, 발열, 소음도 적으며 소형화, 경량화가 가능한 제품이다. 최근 SSD 용량의 증가로 SSD가 HDD를 대체 혹은 보완하여 넷북이나 태블릿 등에 적용되고 있다.
한편, 이러한 소형 제품의 적용 요구에 따라 반도체칩의 크기는 지속적으로 축소 되고 있고, 반도체 패키지를 형성할 때 전기적 신호의 연결을 위하여 제시된 반도체 패키지 기술 중의 하나가 팬-아웃 패키지(Fan-out Package)이다. 이러한 팬-아웃 패키지를 적용한 종래의 POP(Package on Package) 타입의 패키지 구조의 경우, 하부 패키지와 상부 패키지를 따로 구분하여 제작 후 풀 패키지를 구성하며, 이 경우 제품의 두께가 상당하고, 나아가 신호 손실(loss)이 발생할 수 있다.
본 개시의 여러 목적 중 하나는 다양한 기능을 동시에 수행할 수 있고, 박형화가 가능하며, 신호 손실이 적은 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 디램(DRAM) 및/또는 컨트롤러(Controller) 등을 패키징한 하부 패키지 상에 스택 타입의 낸드 플래시(Nand Flash) 등을 직접 실장하고, 연결도체를 이용하여 낸드 플래시를 하부 패키지의 코어부재의 배선층 및 연결부재의 재배선층과 연결시켜 재배선시키는 것이다.
예를 들면, 본 개시를 통하여 제안하는 일례에 따른 팬-아웃 반도체 패키지는 제1관통홀을 가지며, 한층 이상의 배선층을 포함하는 코어부재; 제1관통홀에 배치되며, 하측에 제1접속패드를 갖는 제1반도체칩; 코어부재 및 제1반도체칩의 적어도 일부를 덮는 제1봉합재; 코어부재 및 제1반도체칩의 하측에 배치되며, 한층 이상의 재배선층을 포함하는 연결부재; 제1봉합재 상에 배치되며, 제1연결도체를 통하여 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제1스택칩; 및 제1봉합재 상에 배치되며, 제1스택칩의 적어도 일부를 덮는 제2봉합재; 를 포함하며, 제1반도체칩은 디램(DRAM) 및 컨트롤러(Controller) 중 적어도 하나를 포함하고, 제1스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하며, 제1반도체칩의 제1접속패드는 연결부재의 한층 이상의 재배선층을 거쳐 코어부재의 한층 이상의 배선층과 전기적으로 연결된 것일 수 있다.
또는, 본 개시를 통하여 제안하는 일례에 따른 팬-아웃 반도체 패키지는 서로 이격되어 형성된 제1관통홀 및 제2관통홀을 가지며, 한층 이상의 배선층을 포함하는 코어부재; 제1관통홀에 배치되며, 하측에 제1접속패드를 갖는 제1반도체칩; 제2관통홀에 배치되며, 하측에 제2접속패드를 갖는 제2반도체칩; 코어부재, 제1반도체칩, 및 제2반도체칩의 적어도 일부를 덮는 제1봉합재; 코어부재, 제1반도체칩, 및 제2반도체칩의 하측에 배치되며, 한층 이상의 재배선층을 포함하는 연결부재; 제1봉합재 상에 배치되며, 제1연결도체를 통하여 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제1스택칩; 제1봉합재 상에 배치되며, 제2연결도체를 통하여 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제2스택칩; 및 제1봉합재 상에 배치되며, 제1스택칩 및 제2스택칩의 적어도 일부를 덮는 제2봉합재; 를 포함하며, 제1접속패드 및 제2접속패드는 각각 연결부재의 한층 이상의 재배선층을 거쳐 코어부재의 한층 이상의 배선층과 전기적으로 연결된 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 다양한 기능을 동시에 수행할 수 있고, 박형화가 가능하며, 신호 손실이 적은 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 다양한 기능을 동시에 수행할 수 있고, 박형화가 가능하며, 신호 손실이 적은 팬-아웃 반도체 패키지에 관하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 서로 이격되어 형성된 제1관통홀(110HA) 및 제2관통홀(110HB)을 가지며 한층 이상의 배선층(112a, 112b, 112c)을 포함하는 코어부재(110), 제1관통홀(110HA)에 배치되며 하측에 제1접속패드(120PA)를 갖는 제1반도체칩(120A), 제2관통홀(110HB)에 배치되며 하측에 제2접속패드(120PB)를 갖는 제2반도체칩(120B), 코어부재(110)와 제1반도체칩(120A)과 제2반도체칩(120B)의 적어도 일부를 덮는 제1봉합재(130), 코어부재(110)와 제1반도체칩(120A)과 제2반도체칩(120B)의 하측에 배치되며 한층 이상의 재배선층(142)을 포함하는 연결부재(140), 제1봉합재(130) 상에 배치되며 제1연결도체(180WA)를 통하여 코어부재(110)의 한층 이상의 배선층(112a, 112b, 112c)과 전기적으로 연결된 제1스택칩(180A), 제1봉합재(130) 상에 배치되며 제2연결도체(180WB)를 통하여 코어부재(110)의 한층 이상의 배선층(112a, 112b, 112c)과 전기적으로 연결된 제2스택칩(180B), 및 제1봉합재(130) 상에 배치되며 제1스택칩(180A) 및 제2스택칩(180B)의 적어도 일부를 덮는 제2봉합재(190)를 포함한다. 또한, 연결부재(140)의 하측에 배치되며 연결부재(140)의 재배선층(142) 중 최하측 재배선층의 적어도 일부를 노출시키는 개구부(151)를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부(151) 상에 배치되며 노출된 최하측 재배선층과 연결된 복수의 언더범프금속(160), 및 패시베이션층(150)의 하측에 배치되며 복수의 언더범프금속(160)과 연결된 복수의 전기연결구조체(170)를 포함한다. 제1접속패드(120PA) 및 제2접속패드(120PB)는 각각 연결부재(140)의 한층 이상의 재배선층(142)을 거쳐 코어부재(110)의 한층 이상의 배선층(112a, 112b, 112c)과 전기적으로 연결된다. 제1반도체칩(120A)은 디램(DRAM)을 포함할 수 있고, 제2반도체칩(120B)은 컨트롤러(Controller)를 포함할 수 있으며, 제1 및 제2스택칩(180A, 180B)은 각각 스택 타입의 낸드 플래시(NAND Flash)를 포함할 수 있다.
일반적으로, SSD는 제1인터포저 기판 상에 디램 및/또는 컨트롤러를 실장하여 하부 패키지를 형성하고, 제2인터포저 기판 상에 낸드 플래시를 실장하여 상부 패키지를 형성하며, 이들 상/하부 패키지를 솔더볼 등을 이용하여 연결하여 제조되는 패키지-온-패키지 타입의 패키지로 구현되고 있다. 그러나, 이 경우 기본적으로 인터포저 기판을 이용하는바 두께가 상당하며, 특히 하부 패키지와 상부 패키지를 따로 구분하여 제작한 후 이들을 적층하여 전체 패키지를 구성하기 때문에 패키지의 전체 두께를 줄이는데 한계가 있다. 또한, 하부 패키지와 상부 패키지 사이의 신호 거리가 상당하기 때문에 특성에서 손실이 발생할 수 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 디램 및/또는 컨트롤러로 적용이 가능한 제1 및 제2반도체칩(120A, 120B)를 한층 이상의 배선층(112a, 112b, 112c)을 갖는 코어부재(110)와 함께 제1봉합재(130)로 봉합하고, 낸드 플래시로 적용이 가능한 제1 및 제2스택칩(180A, 180B)을 제1봉합재(130) 상면에 인터포저 없이 직접 실장하며, 본딩 와이어와 같은 연결도체(180WA, 180WB)를 이용하여 코어부재(110)의 배선층(112a, 112b, 112c)과 전기적으로 연결시키는바, 전체 패키지(100A)의 두께를 최소화할 수 있으며, 또한 제1 및 제2반도체칩(120A, 120B)과 제1 및 제2스택칩(180A, 180B) 사이의 신호 전달 경로가 그 만큼 최소화되는바 신호 특성의 손실을 최소화할 수 있다. 즉, 일례에 따르면 다양한 기능을 동시에 수행할 수 있고, 박형화가 가능하며, 신호 손실이 적은 팬-아웃 반도체 패키지(100A)를 제공할 수 있으며, 이는 SSD와 같은 제품에 유용하게 적용될 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
코어부재(110)는 제1 및 제2반도체칩(120A, 120B)의 접속패드(120PA, 120PB) 및/또는 제1 및 제2스택칩(180A, 180B)의 접속패드(미도시)를 재배선시키는 한층 이상의 배선층(112a, 112b, 112c)을 포함하는바 연결부재(140)의 층수를 감소시킬 수 있다. 또한, 코어부재(110)의 절연층의 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 제1봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 상/하 전기적 연결이 가능하다. 코어부재(110)는 서로 이격된 제1 및 제2관통홀(110HA, 110HB)을 가진다. 제1 및 제2관통홀(110HA, 110HB) 내에는 각각 제1 및 제2반도체칩(120A, 120B)이 코어부재(110)와 소정거리 이격 되도록 배치된다. 제1 및 제2반도체칩(120A, 120B)의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
코어부재(110)는 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 또한, 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1접속비아층(113a) 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 전기적으로 연결하는 제2접속비아층(113b)을 포함한다. 제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다. 제1배선층(112a)의 하면은 제1절연층(111a)의 하면과 단차를 가질 수 있다. 이 경우, 제1봉합재(130)가 제1배선층(112a)의 하면으로 블리딩 되는 것을 제1절연층(111a)이 막아주어, 불량 문제를 개선할 수 있다.
제1 및 제2절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지와 무기필러 및/또는 유리섬유(Glass Cloth, Glass Fabric) 등의 심재를 포함하는 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 바람직하게는 ABF가 사용될 수 있다.
제1 내지 제3배선층(112a, 112b, 112c)은 제1 및 제2반도체칩(120A, 120B)의 접속패드(120PA, 120PB) 및/또는 제1 및 제2스택칩(180A, 180B)의 접속패드(미도시)를 재배선하는 역할을 수행할 수 있으며, 패키지(100A)의 상/하부 연결을 위한 접속비아층(113a, 113b)를 위한 패드패턴을 제공하는 역할을 수행할 수 있다. 이들의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 예를 들면, 최상측에 배치된 제3배선층(112c)은 제1 및 제2스택칩(180A, 180B)의 제1 및 제2연결도체(180WA, 180WB)와 연결되는 패드패턴을 포함할 수 있으며, 제1 및 제2연결도체(180WA, 180WB)가 본딩 와이어인 경우에는 제3배선층(112c)의 패드패턴은 와이어 패드일 수 있다. 이때, 제3배선층(112c)의 와이어 패드의 적어도 일부는 제1봉합재(130)에 형성된 개구부(131)를 통하여 노출될 수 있으며, 노출된 부분이 상술한 본딩 와이어와 연결될 수 있다. 한편, 노출된 제3배선층(112c)의 와이어 패드의 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
제1 및 제2접속비아층(113a, 113b)은 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 제1 및 제2접속비아층(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 제1 및 제2접속비아층(113a, 113b) 각각의 접속비아들은 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 한편, 제1접속비아층(113a)을 위한 비아홀을 형성할 때 제1배선층(112a)의 일부 패드패턴이 스토퍼(stopper) 역할을 수행할 수 있는바, 제1접속비아층(113a)은 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있으며, 이 경우 제1접속비아층(113a)은 제2배선층(112b)의 패드패턴과 일체화될 수 있다. 유사하게, 제2접속비아층(113b) 역시 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있으며, 이 경우 제2접속비아층(113b)은 제3배선층(112c)의 패드패턴과 일체화될 수 있다.
제1반도체칩(120A)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Integrated Circuit)일 수 있다. 이때, 제1반도체칩(120A)을 구성하는 집적회로는, 예를 들면, 디램과 같은 휘발성 메모리일 수 있다. 제1반도체칩(120A)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1접속패드(120AP)는 제1반도체칩(120A)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 제1접속패드(120AP)가 배치된 면이 활성면이 되며, 반대면이 비활성면이 된다. 바디 상에는 제1접속패드(120AP)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있고, 또한 재배선층(미도시)이 활성면 상에 형성될 수도 있다.
제2반도체칩(120B) 역시 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로일 수 있으며, 이때 제2반도체칩(120B)을 구성하는 집적회로는, 예를 들면, 컨트롤러일 수 있다. 제2반도체칩(120B) 역시 액티브 웨이퍼를 기반으로 형성될 수 있으며, 자세한 내용은 상술한 바와 같다. 필요에 따라서는, 코어부재(110)가 제1관통홀(110HA) 만을 가질 수 있고, 제1관통홀(110HA)에 상술한 제1반도체칩(120A) 또는 제2반도체칩(120B) 만이 배치될 수도 있고, 이들 제1 및 제2반도체칩(120A, 120B)가 함께 제1관통홀(110HA) 내에 배치될 수도 있다.
제1봉합재(130)는 코어부재(110), 제1반도체칩(120A), 제2반도체칩(120B) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 코어부재(110), 제1반도체칩(120A), 제2반도체칩(120B) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 코어부재(110)와 제1반도체칩(120A)과 제2반도체칩(120B)을 덮을 수 있으며, 제1 및 제2관통홀(110HA, 110HB) 각각의 적어도 일부를 채울 수 있다. 제1봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 등이 사용될 수 있다. 또한, EMC나, PID 등이 사용될 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 프리프레그 등을 사용할 수도 있다.
연결부재(140)는 제1 및 제2반도체칩(120A, 120B)의 제1 및 제2접속패드(120PA, 120PB) 및/또는 제1 및 제2스택칩(180A, 180B)의 접속패드(미도시)를 재배선할 수 있으며, 이들을 전기적으로 연결시킬 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 내지 수백만 개의 접속패드들이 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 연결부재(140)가 복수의 층이나, 경우에 따라서는 단층으로 구현될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다. 패시베이션층(150)의 개구부(151)에 의하여 노출된 일부 재배선층(142)의 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 한편, 코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 제1 및 제2반도체칩(120A, 120B) 이상의 두께를 가질 수 있는바, 이에 형성되는 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 연결부재(140)의 박형화를 위하여 코어부재(110)의 배선층(112a, 112b, 112c) 대비 상대적으로 작게 형성할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120AP, 120BP) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 각각의 접속비아(143)는 서로 같은 방향의 테이퍼 형상을 가질 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 연결부재(140)의 재배선층(142) 중 최하측의 재배선층의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수백만 개 형성될 수 있다. 패시베이션층(150)의 재료로는 연결부재(140)의 절연층(141) 보다 엘라스틱 모듈러스가 큰 물질을 사용할 수 있다. 예를 들면, 유리섬유(Glass Cloth, Glass Fabric)는 포함하지 않으나, 무기필러 및 절연수지를 포함하는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. ABF 등을 사용하는 경우, 패시베이션층(150)에 포함된 무기필러의 중량퍼센트는 연결부재(140)의 절연층(141)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다. 이러한 조건에서 신뢰성 향상이 가능하다. 패시베이션층(150)으로 ABF 등을 사용하는 경우, 패시베이션층(150)은 무기필러를 포함하는 비감광성 절연층일 수 있으며, 신뢰성 향상에 효과적일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속(160)은 부가적인 구성으로, 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금 물질, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드들의 수에 따라서 수십 내지 수백만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속(160)의 패시베이션층(150)의 하면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
제1 및 제2스택칩(180A, 180B)은 각각 복수의 집적회로가 3D로 스택된 것일 수 있다. 이때, 제1 및 제2스택칩(180A, 180B)을 구성하는 집적회로는 플래시 메모리일 수 있다. 보다 구체적으로, 제1 및 제2스택칩(180A, 180B)은 각각 3D 형태의 스택 타입의 낸드 플래시일 수 있다. 제1 및 제2스택칩(180A, 180B)은 각각의 스택된 메모리 들의 접속패드(미도시)들이 연결도체(180WA, 180WB)를 통하여 코어부재(110)의 제3배선층(113c)의 패드패턴에 연결되며, 코어부재(110)의 배선층(112a, 112b, 112c)을 거쳐 연결부재(140)의 재배선층(142)과 전기적으로 연결되고, 결과적으로 제1 및 제2반도체칩(120A, 120B)의 접속패드(120PA, 120PB)나 전기연결구조체(170)와 전기적으로 연결된다. 연결도체(180WA, 180WB)는 금속 와이어와 같은 공지의 본딩 와이어일 수 있다. 제1스택칩(180A)은 제1반도체칩(120A)의 직상에 배치될 수 있으며, 제2스택칩(180B)은 제2반도체칩(120B)의 직상에 배치될 수 있다. 제1반도체칩(120A)의 제1접속패드(120PA) 중 적어도 하나는 연결부재(140)의 재배선층(142)을 거쳐 전기연결구조체(170) 중 적어도 하나와 전기적으로 연결될 수 있고, 다른 적어도 하나는 연결부재(140)의 재배선층(142) 및 코어부재(110)의 배선층(112a, 112b, 112c)을 거쳐 제1스택칩(180A)과 전기적으로 연결될 수 있다. 유사하게, 제2반도체칩(120B)의 제2접속패드(120PB) 중 적어도 하나는 연결부재(140)의 재배선층(142)을 거쳐 전기연결구조체(170) 중 적어도 하나와 전기적으로 연결될 수 있고, 다른 적어도 하나는 연결부재(140)의 재배선층(142) 및 코어부재(110)의 배선층(112a, 112b, 112c)을 거쳐 제2스택칩(180B)과 전기적으로 연결될 수 있다.
제2봉합재(190)는 제1 및 제2스택칩(180A, 180B)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1 및 제2스택칩(180A, 180B)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2봉합재(190)는 제1 및 제2스택칩(180A, 180B)이 완전히 매립되도록 이들을 덮을 수 있다. 제2봉합재(190)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 등이 사용될 수 있다. 또한, EMC나, PID 등이 사용될 수도 있고, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유 등의 심재에 함침된 프리프레그 등이 사용될 수도 있다.
한편, 도면에는 도시하지 않았으나, 관통홀(110HA, 110HB)에는 별도의 수동부품이 반도체칩(120A, 120B)과 함께 나란하게 배치될 수 있고, 또는 패시베이션층(150)의 하면에 별도의 수동부품이 실장될 수도 있다. 또한, 관통홀(110HA, 110HB)의 벽면에는 전자파 차폐 및 방열 효과를 위하여 금속층이 배치될 수 있다.
도 11은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 제1봉합재(130) 상에 배치된 백사이드 재배선층(132), 제1봉합재(130)의 적어도 일부를 관통하며 백사이드 재배선층(132)과 코어부재(110)의 제3배선층(112c)을 전기적으로 연결하는 백사이드 비아(133), 및 제1봉합재(130) 상에 배치되며 백사이드 재배선층(132)의 적어도 일부를 덮는 커버층(195)을 더 포함한다. 이때, 제1 및 제2스택칩(180A, 180B)은 커버층(195) 상에 배치되며, 각각 제1 및 제2연결도체(180WA, 180WB)를 통하여 백사이드 재배선층(132)과 전기적으로 연결된다. 보다 구체적으로, 제1 및 제2스택칩(180A, 180B)은 각각 커버층(195)의 상면에 실장되며, 제1 및 제2연결도체(180WA, 180WB)는 각각 본딩 와이어를 포함하고, 백사이드 재배선층(132)은 와이어 패드를 포함하며, 커버층(195)은 와이어 패드의 적어도 일부를 노출시키는 개구부(197)를 가지며, 본딩 와이어는 각각 노출된 와이어 패드와 연결될 수 있다.
백사이드 재배선층(132)은 제1 및 제2반도체칩(120A, 120B)의 접속패드(120PA, 120PB) 및/또는 제1 및 제2스택칩(180A, 180B)의 접속패드(미도시)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 재배선층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 백사이드 재배선층(132)의 일부는 커버층(195)에 형성된 개구부(197)를 통하여 노출될 수 있으며, 노출된 백사이드 재배선층은 상술한 바와 같이 본딩 와이어와 연결될 수 있다. 즉, 노출된 백사이드 재배선층은 와이어와 연결되는 와이어 패드를 포함한다. 한편, 노출된 백사이드 재배선층(132) 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
백사이드 비아(133)는 서로 다른 층에 형성된 백사이드 재배선층(132), 배선층(112c) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 상부에 전기적 경로를 형성시킨다. 백사이드 비아(133)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 비아(133)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 백사이드 비아(133)는 연결부재(140)의 접속비아(143)와 반대 방향의 테이퍼 형상을 가질 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략하도록 한다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C, 100D)들은 상술한 팬-아웃 반도체 패키지(100A, 100B)에 있어서, 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면에 배치된 제4배선층(112d)을 포함한다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 각각 제1 내지 제3절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3접속비아층(113a, 113b, 113c)을 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
코어부재(110)의 제3배선층(112c)은 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결부재(140)와 접할 수 있다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 제1반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 제1반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 코어부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 제1반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다. 코어부재(110)의 제1 내지 제4배선층(112a, 112b, 112c, 112d)의 두께는 각각 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 제1반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1관통홀을 가지며, 한층 이상의 배선층을 포함하는 코어부재;
    상기 제1관통홀에 배치되며, 하측에 제1접속패드를 갖는 제1반도체칩;
    상기 코어부재 및 상기 제1반도체칩의 적어도 일부를 덮는 제1봉합재;
    상기 코어부재 및 상기 제1반도체칩의 하측에 배치되며, 한층 이상의 재배선층을 포함하는 연결부재;
    상기 제1봉합재 상에 배치되며, 제1연결도체를 통하여 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제1스택칩; 및
    상기 제1봉합재 상에 배치되며, 상기 제1스택칩의 적어도 일부를 덮는 제2봉합재; 를 포함하며,
    상기 제1반도체칩은 디램(DRAM) 및 컨트롤러(Controller) 중 적어도 하나를 포함하고,
    상기 제1스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하며,
    상기 제1반도체칩의 제1접속패드는 상기 연결부재의 한층 이상의 재배선층을 거쳐 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1스택칩은 상기 제1봉합재의 상면에 실장되며,
    상기 제1연결도체는 본딩 와이어를 포함하고,
    상기 한층 이상의 배선층 중 최상측 배선층은 와이어 패드를 포함하며,
    상기 제1봉합재는 상기 와이어 패드의 적어도 일부를 노출시키는 개구부를 가지며,
    상기 본딩 와이어는 상기 노출된 와이어 패드와 연결된,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1봉합재 상에 배치된 백사이드 재배선층;
    상기 제1봉합재의 적어도 일부를 관통하며, 상기 백사이드 재배선층과 상기 한층 이상의 배선층 중 최상측 배선층을 전기적으로 연결하는 백사이드 비아; 및
    상기 제1봉합재 상에 배치되며, 상기 백사이드 재배선층의 적어도 일부를 덮는 커버층; 을 더 포함하며,
    상기 제1스택칩은 상기 커버층 상에 배치되며, 상기 제1연결도체를 통하여 상기 백사이드 재배선층과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1스택칩은 상기 커버층의 상면에 실장되며,
    상기 제1연결도체는 본딩 와이어를 포함하고,
    상기 백사이드 재배선층은 와이어 패드를 포함하며,
    상기 커버층은 상기 와이어 패드의 적어도 일부를 노출시키는 개구부를 가지며,
    상기 본딩 와이어는 상기 노출된 와이어 패드와 연결된,
    팬-아웃 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 코어부재는 상기 제1관통홀과 이격된 제2관통홀을 더 가지며,
    상기 제2관통홀에 제2접속패드를 갖는 제2반도체칩이 배치되며,
    상기 제1봉합재 상에는 제2연결도체를 통하여 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제2스택칩이 배치되며,
    상기 제1반도체칩은 디램(DRAM)을 포함하고,
    상기 제2반도체칩은 컨트롤러(Controller)를 포함하고,
    상기 제1스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하고,
    상기 제2스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하는,
    팬-아웃 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1스택칩은 상기 제1반도체칩의 직상에 배치되고,
    상기 제2스택칩은 상기 제2반도체칩의 직상에 배치되며,
    상기 제1 및 제2스택칩은 서로 나란하게 배치된,
    팬-아웃 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 코어부재는, 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측 상에 배치된 제2배선층, 및 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1접속비아층, 을 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 및 상기 제2절연층을 관통하며 상기 제2 및 제3배선층을 전기적으로 연결하는 제2접속비아층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제1절연층의 하면은 상기 제1배선층의 하면과 단차를 갖는,
    팬-아웃 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 코어부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층, 및 상기 제1절연층을 관통하며 상기 제1 및 제2배선층을 전기적으로 연결하는 제1접속비아층, 을 포함하는,
    팬-아웃 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 코어부재는, 상기 제1절연층의 하면에 배치되어 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층의 하면에 배치된 제3배선층, 상기 제2절연층을 관통하며 상기 제1 및 제3배선층을 전기적으로 연결하는 제2접속비아층, 상기 제1절연층의 상면에 배치되어 상기 제2배선층을 덮는 제3절연층, 상기 제3절연층의 상면에 배치된 제4배선층, 및 상기 제3절연층을 관통하며 상기 제2 및 제4배선층을 전기적으로 연결하는 제4접속비아층, 을 더 포함하는,
    팬-아웃 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1절연층은 상기 제2 및 제3절연층보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 연결부재의 하측에 배치되며, 상기 연결부재의 재배선층 중 최하측 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층;
    상기 패시베이션층의 개구부 상에 배치되며, 상기 노출된 최하측 재배선층과 연결된 복수의 언더범프금속; 및
    상기 패시베이션층의 하측에 배치되며, 상기 복수의 언더범프금속과 연결된 복수의 전기연결구조체; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1반도체칩의 제1접속패드 중 적어도 하나는 상기 연결부재의 재배선층을 거쳐 상기 전기연결구조체 중 적어도 하나와 전기적으로 연결되고,
    상기 제1반도체칩의 제1접속패드 중 다른 적어도 하나는 상기 연결부재의 재배선층 및 상기 코어부재의 배선층을 거쳐 상기 제1스택칩과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  15. 서로 이격되어 형성된 제1관통홀 및 제2관통홀을 가지며, 한층 이상의 배선층을 포함하는 코어부재;
    상기 제1관통홀에 배치되며, 하측에 제1접속패드를 갖는 제1반도체칩;
    상기 제2관통홀에 배치되며, 하측에 제2접속패드를 갖는 제2반도체칩;
    상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 적어도 일부를 덮는 제1봉합재;
    상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 하측에 배치되며, 한층 이상의 재배선층을 포함하는 연결부재;
    상기 제1봉합재 상에 배치되며, 제1연결도체를 통하여 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제1스택칩;
    상기 제1봉합재 상에 배치되며, 제2연결도체를 통하여 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된 제2스택칩; 및
    상기 제1봉합재 상에 배치되며, 상기 제1스택칩 및 상기 제2스택칩의 적어도 일부를 덮는 제2봉합재; 를 포함하며,
    상기 제1접속패드 및 상기 제2접속패드는 각각 상기 연결부재의 한층 이상의 재배선층을 거쳐 상기 코어부재의 한층 이상의 배선층과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제1반도체칩은 디램(DRAM)을 포함하고,
    상기 제2반도체칩은 컨트롤러(Controller)를 포함하고,
    상기 제1스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하고,
    상기 제2스택칩은 스택 타입의 낸드 플래시(NAND Flash)를 포함하는,
    팬-아웃 반도체 패키지.
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