TWM537304U - ３ｄ多晶片模組封裝結構（三） - Google Patents

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Description

3D多晶片模組封裝結構(三)
本創作係一種半導體裝置，尤指一種形成三維(3D)扇出封裝之3D多晶片模組封裝結構。
半導體裝置係常見於現代的電子產品中。半導體裝置通常包含數百至數百萬個電氣構件，例如微控制器、微處理器或太陽能電池等，以執行信號處理、高速計算、傳送或接收電磁信號、轉換太陽光成為電力等，其應用相當廣泛。
因此，半導體裝置一般是製程複雜，每個製程涉及數百道步驟，包含前端製造及後端製造，前端製造為複數個晶粒在半導體晶圓的表面上形成，每個半導體晶粒通常是相同的，其包含藉由電連接主動及被動元件所形成的電路。後端製造為從完成的晶圓單粒化(singulating)之個別的半導體晶粒並且封裝該晶粒以提供結構的支撐及環境的隔離。
故半導體裝置通常使用堆疊式封裝(PoP)的3D封裝技術，以堆疊半導體晶粒。然而，PoP通常需要貫穿整個封裝厚度並藉由如雷射鑽孔以形成互連結構，此將增加製程上的成本。又中華民國專利第I514542號揭露了一種「具有圍繞矽穿封裝孔(TPV)的末端部分之開口的晶粒封裝及使用該晶粒封裝之層疊封裝(PoP)」，其I514542號該案中第1B圖所示，其中如 欲將上層的半導體晶粒電連接至下層的半導體晶粒，予以形成矽穿封裝孔(TPV)，其矽穿封裝孔亦稱為模製穿孔(through-molding-via，TMV)，矽穿封裝孔較常實施於3D PoP之方式。此類TPV之貫穿孔(TV)常常使用於堆疊的晶粒中，以提供電連接或輔助散熱。除了TPV及TMV之外，TV亦包含矽穿孔(TSV)及其它適用結構。但此一技術方案其結構複雜，在進行大量層疊封裝(PoP)製程下，相對帶來製造成本大幅提高。是故，如何針對以上所論述之缺失加以改進，即為本案申請人所欲解決之技術困難點所在。
有鑑於習用之缺失，因此本創作之目的在於發展一種達到結構簡化，在進行大量層疊封裝(PoP)製程下，相對帶來製造成本降低之3D多晶片模組封裝結構。
為了達成以上之目的，本創作提供一種3D多晶片模組封裝結構，其包含：一導線架；一第一晶粒，係設置於該導線架之上；至少一第二晶粒，係設置疊放於該第一晶粒之上；複數結合線，係結合於該第二晶粒和導線架之間；一囊封體，係形成於該導線架、第一晶粒、第二晶粒和該等結合線之上；一重新分佈層，係形成於該第一晶粒和囊封體之一側且該重新分佈層分別其一部分電連接於該第一晶粒和導線架；複數外部連接器，係形成於該重新分佈層之上且電連接於其一部分。
其中該第一晶粒為中央處理器(Central Processing Unit，CPU)或圖形處理器(Graphics Processing Unit，GPU)，且該第二晶粒為快閃記憶體(Flash Memory)或雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)，該等結合線為 鋁、銅或金線材，又該等外部連接器為焊球(Solder Ball)或焊料凸塊(Solder Bump)。
因此，本創作藉由使用堆疊式封裝(PoP)的3D封裝技術，讓囊封體和內嵌的第一晶粒及第二晶粒構成一扇出(Fan-out WLP)複合的基板或重組晶圓，搭配重新分佈層(Redistribution Layer)與第一晶粒、導線架、該等外部連接器之間的線路重新分佈，俾可使本創作達到結構簡化，在進行大量層疊封裝(PoP)製程下，相對帶來製造成本降低之功效。
〔本創作〕
1‧‧‧導線架
2‧‧‧第一晶粒
21‧‧‧金屬墊
3‧‧‧第二晶粒
4‧‧‧結合線
5‧‧‧囊封體
6‧‧‧重新分佈層
7‧‧‧外部連接器
100‧‧‧載板
第一圖係本創作較佳實施例之臨時的載板上設置導線架之示意圖。
第二圖係本創作較佳實施例之第一晶粒設置於導線架之上及其載板上的示意圖。
第三圖係本創作較佳實施例之使兩第二晶粒設置疊放於第一晶粒之上的示意圖。
第四圖係本創作較佳實施例之使複數結合線結合於第二晶粒和導線架之間的示意圖。
第五圖係本創作較佳實施例之使囊封體形成於導線架、第一晶粒、第二晶粒和複數結合線之上的示意圖。
第六圖係本創作較佳實施例之使重新分佈層形成於第一晶粒和囊封體之一側且重新分佈層分別其一部分電連接於第一晶粒和導線架之示意圖。
第七圖係本創作較佳實施例之使複數外部連接器形成於重新分佈層之上且電連接的示意圖。
為了使 貴審查委員能清楚了解本創作之內容，係以下列實施例搭配圖式及符號加以說明，敬請參閱之。
請參閱第七圖所示，本創作提供一種3D多晶片模組封裝結構，其包含：一導線架(Lead Frame)1、一第一晶粒2、兩個第二晶粒3、複數結合線4、一囊封體5、一重新分佈層(Redistribution Layer)6和複數外部連接器7。
本創作係主要使用堆疊式封裝(PoP)的3D封裝技術製作而成。故請繼續參閱第一圖所示，可選用經全蝕刻(Full Etched)或半蝕刻(Half Etched)的該導線架1係被優先設置層疊於一臨時且可犧牲的載板100上，該導線架1除了作為半導體晶粒與外部線路連接之媒介，更作為支撐半導體晶粒的主體，該導線架1是提供半導體晶粒一個黏著的位置，並預設有可延伸半導體晶粒電路的延伸腳，其分為內引腳(inner lead)及外引腳(outer lead)。又載板100的材質可為樹酯、玻璃、矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、鈹氧化物或是其它利於結構支撐的低成本鋼性材料。該載板100上具有臨時的黏著接合膜(圖未顯示)，以利該導線架1經由一拾放操作而層疊黏合於其上，且不以此為限制。
請繼續參閱第二圖所示，其中該第一晶粒2設置於該導線架1之上及其載板100上。於本實施例中，係使用黏晶(Die Attach)製程，其目的是將第一晶粒2經由一拾放操作而放置在導線架1上並用銀膠黏著固定之，且不以此為限制。又該第一晶粒2為中央處理器(Central Processing Unit，CPU)或圖形處理器(Graphics Processing Unit，GPU)。再者，該第一晶 粒2通常具有其金屬墊(Metal Pad)21，或稱導電層、導電墊、導電柱。又該第一晶粒2是一覆晶類型的裝置，亦可以是半導體封裝裝置，例如扇出(Fan-out)晶圓級晶片尺寸封裝(Fo-WLP或Fo-WLCSP)、接合導線封裝、覆晶LGA、無凸塊的覆晶BGA、或是QFN封裝，且較佳為扇出晶圓級晶片尺寸封裝，且不以此為限制。
請繼續參閱第三圖所示，其中同理的，該兩第二晶粒3設置疊放於該第一晶粒2之上。於本實施例中，同樣經由黏晶(Die Attach)製程且利用一拾放操作將該兩第二晶粒3疊放並黏著固定於第一晶粒2之上，且不以此為限制。又該兩第二晶粒3為快閃記憶體(Flash Memory)或雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)。
請繼續參閱第四圖所示，其中接著進行引線接合(Wire bonding)製程。於本實施例中，該等結合線4結合於該兩第二晶粒3和導線架1之間，使得該兩第二晶粒3得以經由導線架1與外面的電路作連結，而不需要增加過多的導電路徑之面積。於本實施例中，該等結合線4可為鋁、銅或金線材，且使用金線材以降低整體線路阻抗。
請繼續參閱第五圖所示，其中接著進行封膠(Molding)製程。該囊封體5係利用膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆或是其它適當的施用器而沉積形成於該導線架1、第一晶粒2、該兩第二晶粒3和該等結合線4之上。於本實施例中，該囊封體5為聚合物複合材料，例如具有填充物的環氧樹酯、環氧丙烯酸酯或聚合物。又該囊封體5是不導電的，且能保護半導體裝置之該第一晶粒2及該兩第二晶粒3免於 外部汙染。該囊封體5以及內嵌的該第一晶粒2、該兩第二晶粒3構成一扇出複合的基板或重組晶圓。
並且，搭配如第四圖其相對照所示，該載板100可藉由去膠(De-tape)製程，以化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描或濕式剝除來加以除去，以使得第一晶粒2的主動表面之金屬墊21、導線架1的外引腳接點露出，以利後續形成電性互連結構。
請繼續參閱第六圖所示，其中接著進行重分佈線路製程(Redistribution Layer，RDL)。於本實施例中，該重新分佈層6係可利用塗佈一層保護層，再以曝光顯影的方式定義新的導線圖案，且利用電鍍、濺鍍、蝕刻製程等製作新的金屬導線以形成於該第一晶粒2和囊封體5之一側，且該重新分佈層6分別其一部分電連接於該第一晶粒2之金屬墊21和導線架1，達到線路重新分佈的目的。根據半導體裝置之第一晶粒2及導線架1電接點的設計及功能，該重新分佈層6之重分佈線路為非固定，係依據第一晶粒2及導線架1電路設計的複雜度而定，並且隨之作改變。以使得第一晶粒2和該兩第二晶粒3之間的電互連變得容易。將原設計的第一晶粒2線路接點位置(I/O pad)，透過扇出(Fan-out)晶圓級金屬佈線製程來改變其接點位置。所述重分佈線路可為鋁(Al)、鈦(Ti)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)等之適當的導電材料。
再者，請繼續參閱第七圖所示，其中進一步設有複數外部連接器7，係形成於該重新分佈層6之上且電連接於其一部分。於本實施例中，該等外部連接器7為焊球(Solder Ball)或焊料凸塊(Solder Bump)。其焊球或凸塊係利用蒸鍍、電鍍、球式滴落、網版印刷等製程，以沉積在重新分佈層6 之上並且電連接重分佈線路之一部分。又該焊球或凸塊可為助熔劑(flux)之鋁(Al)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、鉛(Pb)、鉍(Bi)、銅(Cu)之焊料及其組合。因此，該等外部連接器7為焊球或凸塊形成後，如欲連接至外部電路，係藉由加熱超過其熔點加以回焊即可。
綜上所述，請繼續參閱第七圖，本創作藉由使用堆疊式封裝(PoP)的3D封裝技術，讓囊封體5和內嵌的第一晶粒2及該兩第二晶粒3構成一扇出(Fan-out WLP)複合的基板或重組晶圓，搭配重新分佈層(Redistribution Layer)6與第一晶粒2、導線架1、該等外部連接器7之間的線路重新分佈，俾可使本創作達到結構簡化，在進行大量層疊封裝(PoP)製程下，相對帶來製造成本降低之功效。
以上所論述者，僅為本創作較佳實施例而已，並非用以限定本創作實施之範圍；故在不脫離本創作之精神與範疇內所作之等效形狀、構造或組合之變換，皆應涵蓋於本創作之申請專利範圍內。
1‧‧‧導線架
2‧‧‧第一晶粒
3‧‧‧第二晶粒
4‧‧‧結合線
5‧‧‧囊封體
6‧‧‧重新分佈層
7‧‧‧外部連接器

Claims (5)

  1. 一種3D多晶片模組封裝結構，其包含：一導線架；一第一晶粒，係設置於該導線架之上；至少一第二晶粒，係設置疊放於該第一晶粒之上；複數結合線，係結合於該第二晶粒和導線架之間；一囊封體，係形成於該導線架、第一晶粒、第二晶粒和該等結合線之上；一重新分佈層，係形成於該第一晶粒和囊封體之一側且該重新分佈層分別其一部分電連接於該第一晶粒和導線架；複數外部連接器，係形成於該重新分佈層之上且電連接於其一部分。
  2. 如申請專利範圍第1項所述之3D多晶片模組封裝結構，其中該第一晶粒為中央處理器(Central Processing Unit，CPU)或圖形處理器(Graphics Processing Unit，GPU)。
  3. 如申請專利範圍第1項所述之3D多晶片模組封裝結構，其中該第二晶粒為快閃記憶體(Flash Memory)或雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)。
  4. 如申請專利範圍第1項所述之3D多晶片模組封裝結構，其中該等結合線為鋁、銅或金線材。
  5. 如申請專利範圍第1項所述之3D多晶片模組封裝結構，其中該等外部連接器為焊球(Solder Ball)或焊料凸塊(Solder Bump)。
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