CN210722993U - 芯片的三维封装结构 - Google Patents

芯片的三维封装结构 Download PDF

Info

Publication number
CN210722993U
CN210722993U CN201922147430.7U CN201922147430U CN210722993U CN 210722993 U CN210722993 U CN 210722993U CN 201922147430 U CN201922147430 U CN 201922147430U CN 210722993 U CN210722993 U CN 210722993U
Authority
CN
China
Prior art keywords
metal
layer
chip
packaging
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201922147430.7U
Other languages
English (en)
Inventor
陈彦亨
林正忠
吴政达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201922147430.7U priority Critical patent/CN210722993U/zh
Application granted granted Critical
Publication of CN210722993U publication Critical patent/CN210722993U/zh
Priority to US17/112,835 priority patent/US11735564B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本实用新型提供一种芯片的三维封装结构，该结构包括：两片以上具有焊垫的芯片，两片以上芯片呈阶梯型构造层叠，焊垫设置于阶梯型构造的阶梯台面中；形成于焊垫上的金属连接柱；封装层，覆盖金属连接柱及芯片；重新布线层，形成于封装层上；金属凸块，形成于重新布线层上。通过将多个芯片以阶梯型构造层叠结合，同时通过设置于阶梯型构造的阶梯台面中的焊垫与金属连接柱电连接实现芯片电路的引出，整个封装结构不需要通过TSV穿孔制程，有效降低封装结构的封装成本；另外，相较于TSV孔工艺打线工艺成熟且工艺简单，可大幅提高封装结构的良率；最后封装结构不需要基板支撑，可减少封装结构的封装厚度。

Description

芯片的三维封装结构
技术领域
本实用新型属于半导体封装领域，特别是涉及一种芯片的三维封装结构。
背景技术
随着集成电路制造业的快速发展，目前集成电路前道工艺已经到了摩尔定律后段，制程已经达到了曝光物理极限，投资成本过高，所以未来发展人们将以后段先进封装为发展方向。
现有的半导体封装技术包括球栅阵列封装(BGA)、芯片尺寸封装(CSP)、圆片级封装(WLP)、三维封装(3D)和系统封装(SiP)等。其中，圆片级封装(WLP)由于其出色的优点逐渐被大部分的半导体制造者所采用，它的全部或大部分工艺步骤是在已完成前工序的硅圆片上完成的，最后将圆片直接切割成分离的独立器件。圆片级封装(WLP)具有其独特的优点：①封装加工效率高，可以多个圆片同时加工；②具有倒装芯片封装的优点，即轻、薄、短、小；③与前工序相比，只是增加了引脚重新布线(RDL)和凸点制作两个工序，其余全部是传统工艺；④减少了传统封装中的多次测试。因此世界上各大型IC封装公司纷纷投入这类WLP的研究、开发和生产。
以上现有的三维封装技术中，都使用硅通孔技术(TSV)实现芯片的三维堆叠，但是TSV的制程工艺复杂、难度大且价格高，直接增大了芯片三维封装的成本。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种芯片的三维封装结构，用于解决现有技术中现有芯片的三维封装工艺复杂，封装成本高等的问题。
为实现上述目的及其他相关目的，本实用新型提供一种芯片的三维封装结构，所述三维封装结构至少包括：
两片以上具有焊垫的芯片，两片以上所述芯片呈阶梯型构造层叠，所述焊垫设置于所述阶梯型构造的阶梯台面中；
金属连接柱，形成于所述焊垫上并与所述焊垫电连接；
封装层，覆盖所述金属连接柱及所述芯片，且所述封装层的顶面显露所述金属连接柱；
重新布线层，形成于所述封装层上，所述金属连接柱与所述重新布线层电连接；
金属凸块，形成于所述重新布线层上。
可选地，所述芯片包括存储芯片。
可选地，所述焊垫的材料包括金属铝。
可选地，所述金属连接柱的材料包括金、银、铝、铜中的至少一种，所述封装层的材料包括聚酰亚胺、硅胶及环氧树脂中的一种。
可选地，所述重新布线层包括介质层及金属布线层，所述介质层的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
可选地，所述金属凸块包括金锡焊球、银锡焊球、铜锡焊球中的一种，或者，所述金属凸块包括金属柱，以及形成于所述金属柱上的焊球。
可选地，所述金属柱的材料包括铜或镍。
实用新型如上所述，本实用新型的芯片的三维封装结构，通过将多个芯片以阶梯型构造层叠结合，同时通过设置于阶梯型构造的阶梯台面中的焊垫与金属连接柱电连接实现芯片电路的引出，整个封装结构不需要通过TSV穿孔制程即能实现芯片电路的引出，有效降低封装结构的封装成本；另外，相较于TSV孔电连接工艺来说打线工艺成熟且工艺简单，可大幅提高封装结构的良率；最后封装结构不需要基板支撑，可减少封装结构的封装厚度。
附图说明
图1显示为本实用新型的芯片的三维封装结的构封装方法的流程示意图。
图2～图9显示为本实用新型的芯片的三维封装结的构封装方法各步骤所呈现的结构示意图，其中，图9还显示为本实用新型的芯片的三维封装结构的结构示意图。
元件标号说明
10 支撑基底
11 分离层
12 芯片
121 焊垫
122 阶梯台面
13 金属连接柱
14 封装层
15 重新布线层
151 介质层
152 金属布线层
16 金属凸块
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图9所示，本实施例提供一种芯片的三维封装结构，所述三维封装结构包括：
两片以上具有焊垫121的芯片12，两片以上所述芯片12呈阶梯型构造层叠，所述焊垫121设置于所述阶梯型构造的阶梯台面中；
金属连接柱13，形成于所述焊垫121上并与所述焊垫121电连接；
封装层14，覆盖所述金属连接柱13及所述芯片12，且所述封装层14的顶面显露所述金属连接柱13；
重新布线层15，形成于所述封装层14上，所述金属连接柱13与所述重新布线层15电连接；
金属凸块16，形成于所述重新布线层15上。
本实施例提出的芯片的三维封装结构，通过将多个所述芯片以阶梯型构造层叠结合，同时通过设置于阶梯型构造的阶梯台面中的焊垫与金属连接柱(即打线)电连接实现芯片电路的引出，整个封装结构不需要通过TSV孔实现芯片电路的引出，有效降低封装结构的封装成本；另外，相较于TSV孔电连接工艺来说打线工艺成熟且工艺简单，可大幅提高封装结构的良率；最后封装结构不需要基板支撑，可减少封装结构的封装厚度。
所述芯片12可以是现有的任意适于三维封装的半导体芯片，可以是独立功能芯片，例如存储芯片、电路芯片等，也可以是集成功能芯片，例如APU芯片、GPU芯片等，在此不做限制，较佳地，本实施例的封装结构更适于存储芯片的封装。
作为示例，所述芯片12中的所述焊垫121的材料包括金属铝，为铝焊垫。制备所述焊垫121时，为了提高焊垫的电学性能及与芯片12的粘接性能等，还可在所述焊垫121下形成粘接层，在所述焊垫121上形成抗反射层。
作为示例，所述金属连接柱13的材料包括金、银、铝、铜中的至少一种。
作为示例，所述封装层14的材料包括聚酰亚胺、硅胶及环氧树脂中的一种。所述封装层14的顶面为经过研磨或抛光的平整表面，以提高所述重新布线层15的质量。
作为示例，所述重新布线层15包括介质层151及金属布线层152，所述介质层151的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层152的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。这里需要说明的是，所述介质层151及所述金属布线层152的材料、层数及分布形貌，可根据芯片的具体情况进行设置，在此不作限制。
作为示例，所述金属凸块16包括金锡焊球、银锡焊球、铜锡焊球中的一种，或者，所述金属凸块16包括金属柱，以及形成于所述金属柱上的焊球，较佳地，所述金属柱为铜柱或镍柱。在本实施例中，所述金属凸块16为金锡焊球，其制作步骤包括：首先于所述重新布线层15表面形成金锡层，然后采用高温回流工艺使所述金锡层回流成球状，降温后形成金锡焊球；或者采用植球工艺形成金锡焊球。
实施例二
如图1至图9所示，本实施例提供一种芯片的三维封装方法，上述实施例一所述芯片的三维封装结构可以采用本封装方法制备，但不限于本实施例的封装方法。
具体地，如图2至图9示意出了本实施例中三维封装方法各步骤所呈现的结构示意图。
如图1及图2所示，首先进行步骤S1，提供支撑基底10，于所述支撑基底10上形成分离层11，所述分离层11包括与所述支撑基底10接触的第一面及相对的第二面。
作为示例，所述支撑基底10包括玻璃基底、金属基底、半导体基底、聚合物基底及陶瓷基底中的一种。在本实施例中，所述支撑基底10选用为玻璃基底，所述玻璃基底成本较低，容易在其表面形成分离层11，且能降低后续的剥离工艺的难度。
作为示例，所述分离层11包括聚合物层或粘合胶层，所述聚合物层或粘合胶层首先采用旋涂工艺涂覆于所述支撑基底10表面，然后采用紫外固化或热固化工艺使其固化成型。
在本实施例中，所述聚合物层包括LTHC光热转换层，后续在剥离所述支撑基底10时，可以基于激光对LTHC光热转换层进行加热，以使所述芯片12及所述支撑基底10自所述LTHC光热转换层处相互分离。
如图1及图3所示，接着进行步骤S2，提供两片以上具有焊垫121的芯片12，将所述芯片12层叠接合于所述分离层11的第二面上，上下相邻两所述芯片12接合，且层叠接合的所述芯片12呈阶梯型构造，所述焊垫121设置于所述阶梯形构造的阶梯台面122中。
所述芯片12可以是现有的任意适于三维封装的半导体芯片，可以是独立功能芯片，例如存储芯片、电路芯片等，也可以是集成功能芯片，例如APU芯片、GPU芯片等，在此不做限制，较佳地，本实施例的封装结构更适于存储芯片的封装。
作为示例，采用表面贴装工艺将所述芯片12层叠结合于所述分离层11的第二面上。
作为示例，所述芯片12中的所述焊垫121的材料包括金属铝，为铝焊垫。制备所述焊垫121时，为了提高焊垫的电学性能及与芯片12的粘接性能等，还可在所述焊垫121下形成粘接层，在所述焊垫121上形成抗反射层。
这里需要说明的是，阶梯型构造的芯片层叠结构中，每层芯片的功能可以相同也可以不同，每层芯片的大小可以相同也可以不同，每层芯片的阶梯台面的大小可以相同也可以不同，以上参数可根据封装结构的具体封装要求进行设定，在此不做限制。
如图1及图4所示，接着进行步骤S3，于所述焊垫121上形成金属连接柱13，所述金属连接柱13与所述焊垫121电连接。
作为示例，采用焊线工艺制作所述金属连接柱13，所述焊线工艺包括热压焊线工艺、超声波焊线工艺及热压超声波焊线工艺中的一种；所述金属连接柱13的材料包括金、银、铝、铜中的至少一种。
作为示例，采用电镀或化学镀的方法制作所述金属连接柱13；所述金属连接柱13的材料包括金、银、铝、铜中的至少一种。
当然，也可以采用现有其他的打线工艺形成所述金属连接柱13，以实现芯片的电路引出，在此不做限制。
如图1、图5及图6所示，接着进行步骤S4，采用封装层14封装所述金属连接柱13及所述芯片12，并使得所述封装层14的顶面显露所述金属连接柱13。
作为示例，采用封装层14封装所述金属连接柱13及所述芯片12的方法包括圧缩成形、传递模塑成型、液封成型、真空层压及旋涂中的一种。所述封装层14的材料包括聚酰亚胺、硅胶及环氧树脂中的一种。
具体地，如图5及图6所示，在形成所述封装层14后，可采用研磨或者抛光的方法作用于所述封装层14的上表面，以提供表面平整的所述第一封装层14，提高产品质量。
如图1及图7所示，接着进行步骤S5，于所述封装层14上形成重新布线层15，所述金属连接柱13与所述重新布线层15电连接。
如图6所示，作为示例，所述重新布线层15包括介质层151及金属布线层152；所述介质层151的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层152的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
作为示例，形成所述重新布线层包括以下步骤：首先采用化学气相沉积工艺或物理气相沉积工艺于所述封装层14表面上形成介质层151，并对所述介质层151进行刻蚀形成图形化的介质层151；然后采用化学气相沉积工艺、物理气相沉积工艺、溅射工艺、电镀工艺或化学镀工艺于所述图形化的介质层151表面形成金属布线层152，并对所述金属布线层152进行刻蚀形成图形化的金属布线层152，所述金属连接柱13与所述图形化的金属布线层152电连接。这里需要说明的是，所述介质层151及所述金属布线层152的材料、层数及分布形貌，可根据芯片的具体情况进行设置，在此不作限制。
如图1及图8所示，接着进行步骤S6，于所述重新布线层15上形成金属凸块16。
作为示例，所述金属凸块16包括金锡焊球、银锡焊球、铜锡焊球中的一种，或者，所述金属凸块16包括金属柱，以及形成于所述金属柱上的焊球，较佳地，所述金属柱为铜柱或镍柱。在本实施例中，所述金属凸块16为金锡焊球，其制作步骤包括：首先于所述重新布线层15表面形成金锡层，然后采用高温回流工艺使所述金锡层回流成球状，降温后形成金锡焊球；或者采用植球工艺形成金锡焊球。
如图1及图9所示，最后进行步骤S7，去除所述分离层11及所述支撑基底10。
当所述分离层11包括粘合胶层时，可采用曝光方法使所述粘合胶降低粘性，以实现其与芯片12的分离；当所述分离层11包括LTHC光热转换层时，基于激光对所述LTHC光热转换层进行加热，以使所述芯片12及所述支撑基底10自所述LTHC光热转换层处相互分离。
综上所述，本实用新型的芯片的三维封装结构及其封装方法，通过将多个芯片以阶梯型构造层叠结合，同时通过设置于阶梯型构造的阶梯台面中的焊垫与金属连接柱电连接实现芯片电路的引出，整个封装结构不需要通过TSV穿孔制程即能实现芯片电路的引出，有效降低封装结构的封装成本；另外，相较于TSV孔电连接工艺来说打线工艺成熟且工艺简单，可大幅提高封装结构的良率；最后封装结构不需要基板支撑，可减少封装结构的封装厚度。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (7)

1.一种芯片的三维封装结构，其特征在于，所述三维封装结构至少包括：
两片以上具有焊垫的芯片，两片以上所述芯片呈阶梯型构造层叠，所述焊垫设置于所述阶梯型构造的阶梯台面中；
金属连接柱，形成于所述焊垫上并与所述焊垫电连接；
封装层，覆盖所述金属连接柱及所述芯片，且所述封装层的顶面显露所述金属连接柱；
重新布线层，形成于所述封装层上，所述金属连接柱与所述重新布线层电连接；
金属凸块，形成于所述重新布线层上。
2.根据权利要求1所述的芯片的三维封装结构，其特征在于：所述芯片包括存储芯片。
3.根据权利要求1所述的芯片的三维封装结构，其特征在于：所述焊垫的材料包括金属铝。
4.根据权利要求1所述的芯片的三维封装结构，其特征在于：所述金属连接柱的材料包括金、银、铝、铜中的至少一种，所述封装层的材料包括聚酰亚胺、硅胶及环氧树脂中的一种。
5.根据权利要求1所述的芯片的三维封装结构，其特征在于：所述重新布线层包括介质层及金属布线层，所述介质层的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
6.根据权利要求1所述的芯片的三维封装结构，其特征在于：所述金属凸块包括金锡焊球、银锡焊球、铜锡焊球中的一种，或者，所述金属凸块包括金属柱，以及形成于所述金属柱上的焊球。
7.根据权利要求6所述的芯片的三维封装结构，其特征在于：所述金属柱的材料包括铜或镍。
CN201922147430.7U 2019-12-04 2019-12-04 芯片的三维封装结构 Active CN210722993U (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201922147430.7U CN210722993U (zh) 2019-12-04 2019-12-04 芯片的三维封装结构
US17/112,835 US11735564B2 (en) 2019-12-04 2020-12-04 Three-dimensional chip packaging structure and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201922147430.7U CN210722993U (zh) 2019-12-04 2019-12-04 芯片的三维封装结构

Publications (1)

Publication Number Publication Date
CN210722993U true CN210722993U (zh) 2020-06-09

Family

ID=70937829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201922147430.7U Active CN210722993U (zh) 2019-12-04 2019-12-04 芯片的三维封装结构

Country Status (1)

Country Link
CN (1) CN210722993U (zh)

Similar Documents

Publication Publication Date Title
US10276545B1 (en) Semiconductor package and manufacturing method thereof
WO2017075929A1 (zh) 一种扇出型封装结构及其制作方法
WO2017049928A1 (zh) 一种芯片封装结构及封装方法
CN105070671A (zh) 一种芯片封装方法
CN215069984U (zh) 双层堆叠的3d扇出型封装结构
CN110148588B (zh) 一种扇出型天线封装结构及其封装方法
CN215069985U (zh) 三维堆叠的扇出型封装结构
CN110957284A (zh) 芯片的三维封装结构及其封装方法
CN212084995U (zh) 晶圆级封装结构
CN114975409A (zh) 双层塑封的3d扇出型封装结构及其封装方法
CN107611045A (zh) 一种三维芯片封装结构及其封装方法
CN111370386A (zh) 扇出型系统级封装结构及其制作方法
CN107195625A (zh) 双面塑封扇出型系统级叠层封装结构及其制备方法
CN212392240U (zh) 扇出型封装结构
CN210467768U (zh) 晶圆级芯片封装结构
CN112582287A (zh) 晶圆级芯片封装结构及封装方法
CN206931602U (zh) 双面塑封扇出型系统级叠层封装结构
US11735564B2 (en) Three-dimensional chip packaging structure and method thereof
CN210722993U (zh) 芯片的三维封装结构
CN212303700U (zh) Led芯片系统级封装结构
CN211045375U (zh) 晶圆级芯片封装结构
CN210182380U (zh) 半导体封装结构
CN209929301U (zh) 半导体封装结构
CN210224005U (zh) 一种扇出型天线封装结构
CN114188227A (zh) 扇出型封装结构及封装方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Patentee after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: SJ Semiconductor (Jiangyin) Corp.