CN215069985U - 三维堆叠的扇出型封装结构 - Google Patents

三维堆叠的扇出型封装结构 Download PDF

Info

Publication number
CN215069985U
CN215069985U CN202120383190.5U CN202120383190U CN215069985U CN 215069985 U CN215069985 U CN 215069985U CN 202120383190 U CN202120383190 U CN 202120383190U CN 215069985 U CN215069985 U CN 215069985U
Authority
CN
China
Prior art keywords
layer
semiconductor chip
chip
wiring
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202120383190.5U
Other languages
English (en)
Inventor
陈彦亨
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
Shenghejing Micro Semiconductor Jiangyin Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenghejing Micro Semiconductor Jiangyin Co Ltd filed Critical Shenghejing Micro Semiconductor Jiangyin Co Ltd
Priority to CN202120383190.5U priority Critical patent/CN215069985U/zh
Application granted granted Critical
Publication of CN215069985U publication Critical patent/CN215069985U/zh
Priority to US17/574,106 priority patent/US20220271003A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实用新型提供一种三维堆叠的扇出型封装结构，该结构包括：第一半导体芯片、第一塑封材料层、金属连接柱、第一重新布线层、第二重新布线层、第二半导体芯片、焊球凸块、底部填充层、第二塑封材料层。形成的封装结构在三维方向可封装两层扇出型晶圆，切割后的单个封装体沿三维方向具有两层半导体芯片，且通过设置第一重新布线层、金属连接柱及第二重新布线层实现对单个封装体中所有半导体芯片电信号的控制，从而在单个封装体中封装更多的芯片，提高扇出型晶圆级封装的整合性、同时减小封装体积；再者，将多个芯片封装于同一个封装体中，还可有效提高单个芯片的效能。

Description

三维堆叠的扇出型封装结构
技术领域
本实用新型涉及半导体封装技术领域，特别是涉及一种三维堆叠的扇出型封装结构。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。
目前，扇出型晶圆级封装多为单层封装，即在载体上封装一层扇出型芯片晶圆，较常规的工艺包括：提供载体，在载体表面形成粘合层；将半导体芯片正面朝上贴装于粘合层表面；涂布介电层；光刻、电镀出重新布线层(RDL)；采用注塑工艺将半导体芯片塑封于塑封材料层中；塑封研磨、开口；光刻、电镀出球下金属层；进行植球回流，形成焊球阵列；移除载体。采用此种封装方式形成的晶圆封装体在切割后形成的单个芯片封装体中仅包含一个芯片，在现在更高密度的电路需求下，多个芯片之间的电路互连则需要通过将多个已封装的芯片封装体再次进行封装，整合性低，且封装体积大，同时还会影响单个芯片的效能。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种三维堆叠的扇出型封装结构，用于解决现有技术中的扇出型晶圆级封装形式整合性低、封装体积大且影响单个芯片的效能等的问题。
为实现上述目的及其他相关目的，本实用新型提供一种三维堆叠的扇出型封装结构，所述封装结构包括：
第一半导体芯片；
第一塑封材料层，包括相对的第一表面及第二表面，所述第一塑封材料层塑封于所述第一半导体芯片的外围；
金属连接柱，位于所述第一塑封材料层内，且上下贯通所述第一塑封材料层；
第一重新布线层，位于所述第一塑封材料层的第一表面上，且与所述第一半导体芯片及所述金属连接柱电连接；
第二重新布线层，位于所述第一塑封材料的第二表面上，与所述金属连接柱电连接，以通过所述金属连接柱实现所述第一重新布线层与所述第二重新布线层电连接，所述第一半导体芯片与所述第二重新布线层粘合；
第二半导体芯片，位于所述第二重新布线层远离所述第一半导体芯片的表面上，且与所述第二重新布线层电连接；
焊球凸块，位于所述第一重新布线层远离所述第一半导体芯片的表面上，且与所述第一重新布线层电连接；
底部填充层，位于所述第二半导体芯片与所述第二重新布线层之间；
第二塑封材料层，所述第二塑封材料层塑封于所述第二半导体芯片的外围。
可选地，所述第一半导体芯片为裸芯片或封装芯片，所述第二半导体芯片为裸芯片或封装芯片。
可选地，所述裸芯片包括接触焊盘，所述裸芯片上形成有介质层，该介质层中形成有贯穿所述介质层的金属柱，该金属柱的一端与该接触焊盘连接，另一端与所述第一重新布线层或所述第二重新布线层连接；所述封装芯片包括接触焊盘，所述封装芯片上形成有焊料连接结构，该焊料连接结构包括金属柱与焊球，该金属柱的一端与该接触焊盘连接，另一端与该焊球连接，该焊球再与所述第一重新布线层或第二重新布线层连接。
可选地，所述第一重新布线层及所述第二重新布线层包括：布线介质层及位于所述布线介质层内的金属布线层；所述布线介质层的材料为环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃或含氟玻璃；所述金属布线层的材料为铜、铝、镍、金、银或钛。
可选地，所述第一塑封材料层为聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述第二塑封材料层为聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述底部填充层为环氧树脂层。
可选地，所述焊球凸块的材料为铜、铝、镍、金、银或钛。
如上所述，本实用新型的三维堆叠的扇出型封装结构，形成的三维堆叠的扇出型封装结构在三维方向(即厚度方向)可封装两层扇出型晶圆，切割后形成的单个封装体沿三维方向具有两层半导体芯片，且通过设置第一重新布线层、金属连接柱及第二重新布线层实现对单个封装体中所有半导体芯片电信号的控制，从而在单个封装体中封装更多的芯片，提高扇出型晶圆级封装的整合性、同时减小封装体积；再者，将多个芯片封装于同一个封装体中，还可有效提高单个芯片的效能。
附图说明
图1显示为本实用新型实施例一的三维堆叠的扇出型封装结构的制备方法的流程示意图。
图2～图17显示为本实用新型实施例一的三维堆叠的扇出型封装结构的制备方法中各步骤所呈现的结构示意图，其中图17还显示为本实用新型实施例二的三维堆叠的扇出型封装结构的结构示意图。
元件标号说明
10 第一支撑基底
11、23 分离层
12 第二重新布线层
121、161 布线介质层
122、162 金属布线层
123 刻蚀窗口
13 金属连接柱
14 第一半导体芯片
141、191 接触焊盘
142 介质层
143、192 金属柱
15 第一塑封材料层
16 第一重新布线层
17 焊球凸块
18 第二支撑基底
19 第二半导体芯片
193 焊球
20 底部填充层
21 第二塑封材料层
22 粘接层
S1～S13 步骤
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图17。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
实施例一
如图1所示，本实施例提供一种三维堆叠的扇出型封装结构的制备方法，采用该制备方法形成的三维堆叠的扇出型封装结构在三维方向(即厚度方向)可封装两层扇出型晶圆，切割后形成的单个封装体沿三维方向具有两层半导体芯片，且通过设置第一重新布线层、金属连接柱及第二重新布线层实现对单个封装体中所有半导体芯片电信号的控制，从而在单个封装体中封装更多的芯片，提高扇出型晶圆级封装的整合性、同时减小封装体积；再者，将多个芯片封装于同一个封装体中，还可有效提高单个芯片的效能；最后，该制备方法还为在单个封装体中封装三层以上的扇出型晶圆提供可能。
具体地，如图2至图17示意出了本实施例中的三维堆叠的扇出型封装结构的制备方法中各步骤所呈现的结构示意图。为便于理解，图示在各步骤的呈现过程中每层晶圆仅示出了一个芯片，但本领域技术人员可以理解，每层扇出型晶圆的芯片数量不至于一个，一般为若干个，即两个以上。
如图1至图3所示，首先进行步骤S1，提供第一支撑基底10(如图2所示)，并于所述第一支撑基底10上形成分离层11(如图3所示)。
如图2所示，作为示例，所述第一支撑基底10包括玻璃基底、金属基底、半导体基底、聚合物基底及陶瓷基底中的一种。在本实施例中，所述第一支撑基底10选用为玻璃基底，所述玻璃基底成本较低，容易在其表面形成分离层11，且能降低后续的剥离工艺的难度。所述第一支撑基底10的形状可以为晶圆形、方形或其他任意所需形状，本实施例通过所述第一支撑基底10来防止后续制备过程中半导体芯片发生破裂、翘曲、断裂等问题。
如图3所示，所述分离层11在后续工艺中作为后续形成的第二重新布线层12及位于所述第二重新布线层12上的其他结构与所述第一支撑基底10之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与所述第二重新布线层12具有一定的结合力，以保证所述第二重新布线层12在后续工艺中不会产生移动等情况，另外，其与所述第一支撑基底10亦应具有较强的结合力，一般来说，其与所述第一支撑基底10的结合力需要大于与所述第二重新布线层12的结合力。作为示例，所述分离层11包括聚合物层或粘合胶层，所述聚合物层或粘合胶层首先采用旋涂工艺涂覆于所述第一支撑基底10表面，然后采用紫外固化或热固化工艺使其固化成型。
在本实施例中，所述聚合物层包括LTHC光热转换层，后续在剥离所述第一支撑基底10时，可以基于激光对LTHC光热转换层进行加热，以使所述第二重新布线层12及所述第一支撑基底10自所述LTHC光热转换层处相互分离。
如图1及图4所示，然后进行步骤S2，于所述分离层11上形成第二重新布线层12。
如图4所示，作为示例，所述第二重新布线层12包括布线介质层121及位于所述布线介质层121内的金属布线层122；所述布线介质层121的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层122的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
作为示例，形成所述第二重新布线层12包括以下步骤：首先采用化学气相沉积工艺或物理气相沉积工艺于所述分离层11表面上形成介质层，并对所述介质层进行刻蚀形成所述布线介质层121；然后采用化学气相沉积工艺、物理气相沉积工艺、溅射工艺、电镀工艺或化学镀工艺于所述布线介质层121表面形成金属层，并对所述金属层进行刻蚀形成金属布线层122。这里需要说明的是，所述布线介质层121及所述金属布线层122的材料、层数及分布形貌，可根据半导体芯片的具体情况进行设置，在此不作限制。
如图1及图5所示，接着进行步骤S3，于所述第二重新布线层12上形成金属连接柱13，所述金属连接柱13与所述第二重新布线层12电连接。
如图5所示，作为示例，当所述第二重新布线层12包括布线介质层121及位于所述布线介质层121内的金属布线层122时，所述金属连接柱13通过与所述金属布线层122接触，从而实现与所述第二重新布线层12的电连接。
作为示例，所述金属连接柱13包括金线、银线、铜线及铝线中的一种或组合；所述金属连接柱13还可包括金柱、银柱、铜柱及铝柱中的一种或组合；形成所述金属连接柱13的方法包括焊线、电镀及化学镀中的一种或组合。
具体的，所述金属连接柱13可采用铜线，通过焊线工艺，如热压焊线工艺、超声波焊线工艺及热压超声波焊线工艺中的一种或组合制备，所述金属连接柱13的种类及制备方法也可根据需要进行选择，此处不作限制。
.如图1及图6所示，接着进行步骤S4，提供第一半导体芯片14，并将其与所述第二重新布线层12粘合。
作为示例，不限制所述第一半导体芯片14的形式，即所述第一半导体芯片14可以为没有封装的裸芯片或封装芯片，且在该层扇出型晶圆中，所述第一半导体芯片14的形式可以相同也可以不同，具体根据实际需要进行设置。如图6所示，所述第一半导体芯片14为裸芯片，所述裸芯片包括接触焊盘141，所述裸芯片上形成有介质层142，该介质层142中形成有贯穿所述介质层142的金属柱143，该金属柱143的一端与该接触焊盘141连接，另一端与后续形成的第一重新布线层16连接。
如图6所示，作为示例，可通过粘接层22实现所述第一半导体芯片14与所述第二重新布线层12粘合，以保证所述第一半导体芯片14在后续工艺中及使用过程中不会产生移动。所述粘接层22的材料可以选择双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等，但也不限于此，只要该粘接层22具有所需的粘合性能即可。
如图1及图7、图8所示，接着进行步骤S5，于所述第二重新布线层12的表面形成第一塑封材料层15，所述第一塑封材料层15填满所述第一半导体芯片14与所述金属连接柱13之间的间隙，并将所述第一半导体芯片14及所述金属连接柱13塑封；所述第一塑封材料层15包括相对的第一表面及第二表面，所述第一塑封材料层15的第二表面与所述第二重新布线层12相接触，且所述第一塑封材料层15的第一表面暴露出所述金属连接柱13。
作为示例，所述第一塑封材料层15包括聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；形成所述第一塑封材料层15的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种。
具体地，先于所述第二重新布线层12的表面形成一层第一塑封材料层15(如图7所示)，然后采用研磨或抛光的方法作用于所述第一塑封材料层15的上表面，以提供平整的所述第一塑封材料层15(如图8所示)，提高产品质量。
在另一示例中，还可根据所述金属连接柱13的高度形成所述第一塑封材料层15，使得形成的所述第一塑封材料层15的高度刚好与所述金属连接柱13的高度相同，即所述第一塑封材料层15的第一表面与所述金属连接柱13的表面相平齐。这样就可以省去对所述第一塑封材料层15进行研磨的步骤，从而简化了工艺步骤。
如图1及图9所示，接着进行步骤S6，于所述第一塑封材料层15的第一表面形成第一重新布线层16，且所述第一重新布线层16与所述第一半导体芯片14及所述金属连接柱13电连接。经过该步骤以后，所述第一半导体芯片14的电信号实现由所述第一重新布线层16控制，后续形成的第二半导体芯片19的电信号通过所述第二重新布线层12及金属连接柱13实现由所述第一重新布线层16控制，即所述第一半导体芯片14及后续形成的第二半导体芯片19均由所述第一重新布线层16控制。
如图9所示，作为示例，所述第一重新布线层16包括布线介质层161及位于所述布线介质层161内的金属布线层162；所述布线介质层161的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层162的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
作为示例，形成所述第一重新布线层16包括以下步骤：首先采用化学气相沉积工艺或物理气相沉积工艺于所述第一塑封材料层15表面上形成介质层，并对所述介质层进行刻蚀形成所述布线介质层161；然后采用化学气相沉积工艺、物理气相沉积工艺、溅射工艺、电镀工艺或化学镀工艺于所述布线介质层161表面形成金属层，并对所述金属层进行刻蚀形成金属布线层162。这里需要说明的是，所述布线介质层161及所述金属布线层162的材料、层数及分布形貌，可根据半导体芯片的具体情况进行设置，在此不作限制。
如图1及图10所示，接着进行步骤S7，于所述第一重新布线层16远离所述第一半导体芯片14的表面上形成焊球凸块17，且使其与所述第一重新布线层16电连接。
作为示例，所述焊球凸块17的材料为铜、铝、镍、金、银、钛中的一种材料或两种以上材料的组合材料，可以通过植球回流工艺形成所述焊球凸块17。
如图1及图11所示，接着进行步骤S8，提供第二支撑基底18，并将其粘合于所述第一重新布线层16上。
如图11所示，作为示例，所述第二支撑基底18包括玻璃基底、金属基底、半导体基底、聚合物基底及陶瓷基底中的一种。在本实施例中，所述第二支撑基底18选用为玻璃基底，所述玻璃基底成本较低，容易在其表面形成分离层23，且能降低后续的剥离工艺的难度。所述第二支撑基底18的形状可以为晶圆形、方形或其他任意所需形状，本实施例通过所述第二支撑基底18来防止后续制备过程中半导体芯片发生破裂、翘曲、断裂等问题。
如图11所示，作为示例，可以通过在所述第二支撑基底18与所述第一重新布线层16之间设置分离层23实现两者的粘合。作为示例，所述分离层23包括聚合物层或粘合胶层。
如图1及图12所示，接着进行步骤S9，去除所述第一支撑基底10及所述分离层11，以暴露出所述第二重新布线层12。
作为示例，当所述分离层11包括粘合胶层时，可采用曝光方法使所述粘合胶降低粘性，以实现其与第二重新布线层12的分离；当所述分离层11包括LTHC光热转换层时，基于激光对所述LTHC光热转换层进行加热，以使所述第二重新布线层12及所述第一支撑基底10自所述LTHC光热转换层处相互分离。
如图1及图13、图14所示，接着进行步骤S10，提供第二半导体芯片19，并将其电连接于所述第二重新布线层12上。经过该步骤以后，所述第二半导体芯片19与所述第二重新布线层12电连接，所述第二重新布线层12通过所述金属连接柱13与所述第一重新布线层16电连接，从而实现所述第一重新布线层16与所述第二重新布线层12的电连。
作为示例，不限制所述第二半导体芯片19的形式，即所述第二半导体芯片19可以为没有封装的裸芯片或封装芯片。且在该层扇出型晶圆中，所述第二半导体芯片19的形式可以相同也可以不同，具体根据实际需要进行设置。如图14所示，所述第二半导体芯片19为封装芯片，所述封装芯片包括接触焊盘191，所述封装芯片上形成有焊料连接结构，该焊料连接结构包括金属柱192与焊球193，该金属柱192的一端与该接触焊盘191连接，另一端与该焊球193连接，该焊球193再与所述第二重新布线层12连接。如图13所示，先采用激光刻蚀例如红外激光刻蚀所述第二重新布线层12中的布线介质层121形成刻蚀窗口123，该刻蚀窗口123裸露出金属布线层122；如图14所示，然后通过所述焊球193实现所述第二半导体芯片19与所述第二重新布线层12的电连接。
如图1及图15所示，接着进行步骤S11，于所述第二半导体芯片19与所述第二重新布线层12之间形成底部填充层20。设置所述底部填充层20可以提高所述第二半导体芯片19与所述第二重新布线层12之间的结合强度并保护所述第二重新布线层12。基于此，所述底部填充层20的材料颗粒相对塑封材料层来说较小，所以底部填充层20的结合强度较佳且能有效保护第二重新布线层12。
作为示例，所述底部填充层为环氧树脂层，但也可以为其他颗粒较小的填充材料。形成所述底部填充层20的方法包括但不限于喷墨、点胶、压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种或多种。
如图1及图16所示，接着进行步骤S12，于所述第二半导体芯片19的外围形成第二塑封材料层21。从而在第二半导体芯片19的外周通过所述第二塑封材料层21及所述底部填充层20实现对其的保护，并同时实现对第二重新布线层12的保护，最终有效提高整个封装体的封装强度，提高封装质量。
作为示例，所述第二塑封材料层21包括聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；形成所述第二塑封材料层21的方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种。
如图1及图17所示，最后进行步骤S13，去除所述第二支撑基底18。
作为示例，当所述第二支撑基底18与所述第一重新布线层16之间通过所述分离层23粘合；第一种情况，所述分离层23包括粘合胶层时，可采用曝光方法使所述粘合胶降低粘性，以实现其与第一重新布线层16的分离；当所述分离层23包括LTHC光热转换层时，基于激光对所述LTHC光热转换层进行加热，以使所述第一重新布线层16及所述第二支撑基底18自所述LTHC光热转换层处相互分离。
实施例二
本实施例提供一种三维堆叠的扇出型封装结构，该封装结构可以采用上述实施例一的制备方法制得，但不限于实施例一所述的制备方法，只要能形成本三维堆叠的扇出型封装结构即可。该三维堆叠的扇出型封装结构所能达到的有益效果可请参见实施例一，以下不再赘述。
如图17所示，所述三维堆叠的扇出型封装结构包括：
第一半导体芯片14；
第一塑封材料层15，包括相对的第一表面及第二表面，所述第一塑封材料层15塑封于所述第一半导体芯片14的外围；
金属连接柱13，位于所述第一塑封材料层15内，且上下贯通所述第一塑封材料层15；
第一重新布线层16，位于所述第一塑封材料层15的第一表面上，且与所述第一半导体芯片14及所述金属连接柱13电连接；
第二重新布线层12，位于所述第一塑封材料15的第二表面上，与所述金属连接柱13电连接，以通过所述金属连接柱13实现所述第一重新布线层16与所述第二重新布线层12电连接，所述第一半导体芯片14与所述第二重新布线层12粘合；
第二半导体芯片19，位于所述第二重新布线层12远离所述第一半导体芯片14的表面上，且与所述第二重新布线层12电连接；
焊球凸块17，位于所述第一重新布线层16远离所述第一半导体芯片14的表面上，且与所述第一重新布线层16电连接；
底部填充层20，位于所述第二半导体芯片19与所述第二重新布线层12之间；
第二塑封材料层21，所述第二塑封材料层21塑封于所述第二半导体芯片19的外围。
作为示例，所述第一半导体芯片14为裸芯片或封装芯片，所述第二半导体芯片19为裸芯片或封装芯片。如图17所示，所述第一半导体芯片14为裸芯片，所述第二半导体芯片19为封装芯片。进一步地，所述裸芯片包括接触焊盘141，所述裸芯片上形成有介质层142，该介质层142中形成有贯穿所述介质层142的金属柱143，该金属柱143的一端与该接触焊盘141连接，另一端与所述第一重新布线层16连接；所述封装芯片包括接触焊盘191，所述封装芯片上形成有焊料连接结构，该焊料连接结构包括金属柱192与焊球193，该金属柱192的一端与该接触焊盘191连接，另一端与该焊球193连接，该焊球193再与所述第二重新布线层12连接。
作为示例，所述第一重新布线层16及所述第二重新布线层12包括：布线介质层121、161及位于所述布线介质层121、161内的金属布线层122、162；所述布线介质层121、161的材料包括由环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃组成的群组中的一种或两种以上组合；所述金属布线层122、162的材料包括由铜、铝、镍、金、银及钛组成的群组中的一种或两种以上组合。
作为示例，所述第一塑封材料层15包括聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述第二塑封材料层21包括聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述底部填充层20包括环氧树脂层。
作为示例，所述焊球凸块17的材料为铜、铝、镍、金、银、钛中的一种材料或两种以上材料的组合材料。
综上所述，本实用新型提出一种三维堆叠的扇出型封装结构及其制备方法，形成的三维堆叠的扇出型封装结构在三维方向(即厚度方向)可封装两层扇出型晶圆，切割后形成的单个封装体沿三维方向具有两层半导体芯片，且通过设置第一重新布线层、金属连接柱及第二重新布线层实现对单个封装体中所有半导体芯片电信号的控制，从而在单个封装体中封装更多的芯片，提高扇出型晶圆级封装的整合性、同时减小封装体积；再者，将多个芯片封装于同一个封装体中，还可有效提高单个芯片的效能；最后，该制备方法还为在单个封装体中封装三层以上的扇出型晶圆提供可能。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (6)

1.一种三维堆叠的扇出型封装结构，其特征在于，所述封装结构包括：
第一半导体芯片；
第一塑封材料层，包括相对的第一表面及第二表面，所述第一塑封材料层塑封于所述第一半导体芯片的外围；
金属连接柱，位于所述第一塑封材料层内，且上下贯通所述第一塑封材料层；
第一重新布线层，位于所述第一塑封材料层的第一表面上，且与所述第一半导体芯片及所述金属连接柱电连接；
第二重新布线层，位于所述第一塑封材料的第二表面上，与所述金属连接柱电连接，以通过所述金属连接柱实现所述第一重新布线层与所述第二重新布线层电连接，所述第一半导体芯片与所述第二重新布线层粘合；
第二半导体芯片，位于所述第二重新布线层远离所述第一半导体芯片的表面上，且与所述第二重新布线层电连接；
焊球凸块，位于所述第一重新布线层远离所述第一半导体芯片的表面上，且与所述第一重新布线层电连接；
底部填充层，位于所述第二半导体芯片与所述第二重新布线层之间；
第二塑封材料层，所述第二塑封材料层塑封于所述第二半导体芯片的外围。
2.根据权利要求1所述的三维堆叠的扇出型封装结构，其特征在于：所述第一半导体芯片为裸芯片或封装芯片，所述第二半导体芯片为裸芯片或封装芯片。
3.根据权利要求2所述的三维堆叠的扇出型封装结构，其特征在于：所述裸芯片包括接触焊盘，所述裸芯片上形成有介质层，该介质层中形成有贯穿所述介质层的金属柱，该金属柱的一端与该接触焊盘连接，另一端与所述第一重新布线层或所述第二重新布线层连接；所述封装芯片包括接触焊盘，所述封装芯片上形成有焊料连接结构，该焊料连接结构包括金属柱与焊球，该金属柱的一端与该接触焊盘连接，另一端与该焊球连接，该焊球再与所述第一重新布线层或第二重新布线层连接。
4.根据权利要求1所述的三维堆叠的扇出型封装结构，其特征在于，所述第一重新布线层及所述第二重新布线层包括：布线介质层及位于所述布线介质层内的金属布线层；所述布线介质层的材料为环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃或含氟玻璃；所述金属布线层的材料为铜、铝、镍、金、银或钛。
5.根据权利要求1所述的三维堆叠的扇出型封装结构，其特征在于：所述第一塑封材料层为聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述第二塑封材料层为聚酰亚胺层、硅胶层及环氧树脂层中的一种或组合；所述底部填充层为环氧树脂层。
6.根据权利要求1所述的三维堆叠的扇出型封装结构，其特征在于：所述焊球凸块的材料为铜、铝、镍、金、银或钛。
CN202120383190.5U 2021-02-20 2021-02-20 三维堆叠的扇出型封装结构 Active CN215069985U (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202120383190.5U CN215069985U (zh) 2021-02-20 2021-02-20 三维堆叠的扇出型封装结构
US17/574,106 US20220271003A1 (en) 2021-02-20 2022-01-12 Three-dimensional stacked fan-out packaging structure and method making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202120383190.5U CN215069985U (zh) 2021-02-20 2021-02-20 三维堆叠的扇出型封装结构

Publications (1)

Publication Number Publication Date
CN215069985U true CN215069985U (zh) 2021-12-07

Family

ID=79256610

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202120383190.5U Active CN215069985U (zh) 2021-02-20 2021-02-20 三维堆叠的扇出型封装结构

Country Status (1)

Country Link
CN (1) CN215069985U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566482A (zh) * 2022-04-28 2022-05-31 武汉大学 一种三维扇出封装结构及其制备方法
CN114975414A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 堆叠型内存pop封装结构及其封装方法
CN115206948A (zh) * 2022-05-30 2022-10-18 盛合晶微半导体(江阴)有限公司 一种超高密度连接系统三维扇出型封装结构及其制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114566482A (zh) * 2022-04-28 2022-05-31 武汉大学 一种三维扇出封装结构及其制备方法
CN114975414A (zh) * 2022-04-29 2022-08-30 盛合晶微半导体(江阴)有限公司 堆叠型内存pop封装结构及其封装方法
CN115206948A (zh) * 2022-05-30 2022-10-18 盛合晶微半导体(江阴)有限公司 一种超高密度连接系统三维扇出型封装结构及其制备方法

Similar Documents

Publication Publication Date Title
TWI646655B (zh) 薄低翹曲扇出封裝中之雙側安裝記憶體整合
CN215069985U (zh) 三维堆叠的扇出型封装结构
CN215069984U (zh) 双层堆叠的3d扇出型封装结构
US10276545B1 (en) Semiconductor package and manufacturing method thereof
WO2017075929A1 (zh) 一种扇出型封装结构及其制作方法
CN111883521B (zh) 多芯片3d封装结构及其制作方法
WO2017049928A1 (zh) 一种芯片封装结构及封装方法
CN114975409A (zh) 双层塑封的3d扇出型封装结构及其封装方法
CN110957284A (zh) 芯片的三维封装结构及其封装方法
CN107195625A (zh) 双面塑封扇出型系统级叠层封装结构及其制备方法
CN206931602U (zh) 双面塑封扇出型系统级叠层封装结构
US20210175210A1 (en) Three-Dimensional Chip Packaging Structure And Method Thereof
CN210182380U (zh) 半导体封装结构
CN212392233U (zh) 晶圆级芯片封装结构
CN215069986U (zh) 双层塑封的3d扇出型封装结构
CN210224005U (zh) 一种扇出型天线封装结构
CN209804638U (zh) 扇出型天线封装结构
CN209929301U (zh) 半导体封装结构
CN209804637U (zh) 半导体封装结构
CN114975408A (zh) 三维堆叠的扇出型封装结构及其封装方法
CN114188225A (zh) 扇出型封装结构及封装方法
CN206931596U (zh) 扇出型叠层封装结构
CN114975410A (zh) 双层堆叠的3d扇出型封装结构及其封装方法
CN114188227A (zh) 扇出型封装结构及封装方法
CN110828430A (zh) 一种封装结构及其制备方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant