CN111370386A - 扇出型系统级封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种扇出型系统级封装结构及其制作方法，封装结构包括：重新布线层；金属凸块，形成于重新布线层表面；金属连接柱，与重新布线层电性相连；系统级芯片以及电源管理芯片，与重新布线电性连接；封装层；连接布线层，形成于封装层上，与金属连接柱电性连接；存储芯片及被动组件，与连接布线层电性连接。本发明可实现多种不同的系统功能需求，提高封装结构的性能。本发明通过三维垂直堆叠封装，有效降低封装结构的面积，提高封装结构的集成度，效短芯片之间的传导路径，降低封装结构的功耗，大大降低了封装结构的整体厚度。金属连接柱可以通过电镀工艺形成，可以有效增加金属连接柱的宽度，进一步提高传导能力。

Description

扇出型系统级封装结构及其制作方法
技术领域
本发明属于半导体集成电路封装领域，特别是涉及一种扇出型系统级封装结构及其制作方法。
背景技术
随着5G通讯和人工智能(AI)时代的到来，应用于此类相关领域的芯片所要传输和高速交互处理的数据量非常巨大，该类芯片通常具有数量巨大的pad引脚(几百甚至上千个)、超精细的管脚大小和间距(几个微米甚至更小)。另一方面，移动互联网以及物联网方面的需求越来越强劲，电子终端产品的小型化和多功能化成为产业发展的大趋势。如何将多个不同种类的高密度芯片集成封装在一起构成一个功能强大且体积功耗又比较小的系统或者子系统，成为半导体芯片先进封装领域的一大挑战。
目前针对此类高密度芯片的多芯片集成封装，业界通常都是采用硅穿孔(TSV)、硅转接板(Si interposer)等方式进行，从而把芯片的超精细引脚进行引出和有效互联从而形成一个功能模块或者系统，但该技术的成本比较高，从而大大局限了它的应用范围。扇出型封装技术采用重构晶圆和重新布线RDL的方式为实现多芯片的集成封装提供了很好的平台，但是现有的扇出型封装技术中由于布线精度有限从而使得封装体的面积较大厚度较高，而且存在工序繁多、可靠性不高等诸多问题。
为适应微电子封装技术的多功能、小型化、便携式、高速度、低功耗和高可靠性发展趋势，系统级封装SIP(System In Package)技术作为新兴异质集成技术，成为越来越多芯片的封装形式，系统级封装是将多种功能芯片和元器件集成在一个封装内，从而实现一个完整的功能。系统级封装是一种新型封装技术，具有开发周期短，功能更多，功耗更低，性能更优良、成本价格更低，体积更小，质量轻等优点。
然而，随着对封装组件及功能越来越高的需求，现有的系统级封装会占用越来越大的面积及厚度，不利于集成度的提高。
另外，随着集成度的提高，对组件之间的电传导能力要求也越来越高。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型系统级封装结构及其制作方法，用于解决现有技术中系统级封装体积难以缩小的问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型系统级封装结构，所述封装结构包括：重新布线层，所述重新布线层包括第一面以及相对的第二面，所述重新布线层的第一面显露有金属布线层；金属凸块，形成于所述重新布线层的第一面的所述金属布线层上，以实现所述重新布线层的电性引出；金属连接柱，形成于所述重新布线层的第二面上，所述金属连接柱与所述重新布线层电性相连；系统级芯片以及电源管理芯片，所述系统级芯片以及电源管理芯片接合于所述重新布线层的第二面上，以实现与所述重新布线层的电性连接；封装层，覆盖于所述金属连接柱、系统级芯片以及电源管理芯片，且所述金属连接柱显露于所述封装层；连接布线层，位于所述封装层上，所述连接布线层与所述金属连接柱电性连接；存储芯片及被动组件，接合于所述连接布线层，以实现与所述连接布线层的电性连接。
可选地，所述重新布线层包括：图形化的第一介质层；图形化的第一金属布线层，位于所述图形化的第一介质层上，所述第一金属布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片连接；图形化的第二介质层，位于所述第一金属布线层上；图形化的第二金属布线层，位于所述第二介质层上。
可选地，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
可选地，所述连接布线层包括：图形化的第一绝缘层；图形化的布线层，形成于所述第一绝缘层上，所述布线层与所述金属连接柱电性连接；图形化的第二绝缘层，形成于所述布线层上，所述金属连接柱穿过所述第二绝缘层与所述布线层连接。
可选地，所述第一绝缘层中具有窗口，所述窗口显露所述布线层，所述存储芯片与所述被动组件通过所述窗口与所述布线层连接。
可选地，所述第二绝缘层中形成有显露所述布线层的通孔，所述金属连接柱通过电镀工艺形成于所述所述通孔。
可选地，所述金属连接柱的材料包括Au、Ag、Cu、Al中的一种。
可选地，所述存储芯片包括ePoP存储器。
可选地，所述被动组件包括多个被动元件，所述被动元件包括电阻、电容及电感中的一种。
可选地，所述封装层的顶面超出所述系统级芯片以及电源管理芯片的顶面的厚度介于0微米～10微米。
可选地，所述扇出型系统级封装结构的厚度不大于1毫米。
本发明一种扇出型系统级封装结构的制作方法，包括步骤：1)提供一支撑基底，于所述支撑基底上形成分离层；2)于所述分离层上形成连接布线层；3)于所述连接布线上制作金属连接柱，所述金属连接柱与所述连接布线层电性相连；4)提供系统级芯片以及电源管理芯片，将所述系统级芯片以及电源管理芯片粘附于所述连接布线层上，所述系统级芯片以及电源管理芯片的电极朝上；5)采用封装层封装所述金属连接柱、系统级芯片以及电源管理芯片，减薄所述封装层，使得所述金属连接柱显露于所述封装层；6)于所述封装层上形成重新布线层，所述重新布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片电性连接；7)于所述重新布线层上形成金属凸块，以实现所述重新布线层的电性引出；8)提供一贴膜，将所述重新布线层具有金属凸块的一面粘附于所述贴膜；9)基于所述分离层剥离所述连接布线层及所述支撑基底，露出所述连接布线层；10)提供存储芯片及被动组件，将所述存储芯片及所述被动组件接合于所述连接布线层，以实现与所述连接布线层的电性连接。
可选地，所述支撑基底包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种。
可选地，所述分离层包括光热转换层，步骤9)采用激光照射所述光热转换层，以使所述光热转换层与所述封装层及所述支撑基底分离，进而剥离所述连接布线层及所述支撑基底。
可选地，步骤6)制作所述重新布线层包括步骤：6-1)于所述封装层表面形成第一介质层，对所述第一介质层及所述封装层进行刻蚀，以形成图形化的第一介质层；6-2)采用溅射工艺于所述图形化通孔及所述第一介质层表面形成第一金属层，并对所述金属层进行刻蚀形成图形化的第一金属布线层，所述第一金属布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片电性连接；6-3)于所述图形化的第一金属布线层表面形成第二介质层，并对所述第二介质层进行刻蚀形成图形化的第二介质层；6-4)于所述图形化通孔内填充导电栓塞，然后采用溅射工艺于所述第二介质层表面形成第二金属层，并对所述金属层进行刻蚀形成图形化的第二金属布线层；6-5)重复进行步骤6-3)～步骤6-4)，形成多层结构的重新布线层，所述重新布线层表面显露有金属布线层。
可选地，所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
可选地，步骤7)所述金属凸块直接制作于所述重新布线层显露的所述金属布线层上。
可选地，所述封装层的形成方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种，所述封装层的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
可选地，所述被动组件包括多个被动元件，所述被动元件包括电阻、电容及电感中的一种。
可选地，步骤5)减薄所述封装层后，所述封装层的顶面超出所述系统级芯片以及电源管理芯片的顶面的厚度介于0微米～10微米。
可选地，步骤2)包括：2-1)于所述分离层表面形成第一绝缘层；2-2)于所述第一绝缘层表面形成金属层，并对所述金属层进行图形化处理，形成图形化的布线层；2-3)于所述布线层表面形成第二绝缘层。
可选地，步骤3)先在所述第二绝缘层中形成显露所述布线层的通孔，然后采用电镀工艺于所述布线层上制作所述金属连接柱。
可选地，步骤10)先采用激光工艺于所述第一绝缘层中形成窗口，然后采用固晶工艺将所述存储芯片接合于所述连接布线层，采用表面贴装工艺将所述被动组件接合于所述连接布线层，然后采用点胶工艺于所述存储芯片与所述连接布线层形成隔离保护层。
如上所述，本发明的扇出型系统级封装结构及其制作方法，具有以下有益效果：
本发明采用扇出型系统级封装将多种功能的芯片，包括系统级芯片、电源管理芯片、存储芯片及被动组件等整合在一个封装结构中，可实现多种不同的系统功能需求，提高封装系统的性能。
本发明通过重新布线层及金属连接柱，实现了系统级芯片、电源管理芯片、存储芯片及被动组件的三维垂直堆叠封装，有效降低封装系统的面积，提高封装系统的集成度。
本发明通过金属连接柱实现布线层之间的紧密连接，可有效短芯片之间的传导路径，降低封装系统的功耗。金属连接柱可以通过电镀工艺形成，可以有效增加金属连接柱的宽度，进一步提高传导能力。
本发明的扇出型系统级封装结构，可以实现1毫米以下的封装厚度，相比于传统的SiP封装结构来说，大大降低了封装系统的整体厚度。
附图说明
图1～图15显示为本发明的扇出型系统级封装结构的制作方法各步骤所呈现的结构示意图，其中，图14显示为本实施例的扇出型系统级封装结构的截面结构示意图，图15显示为本实施例的扇出型系统级封装结构的平面布局示意图。
元件标号说明
101 支撑基底
102 分离层
103 贴膜
104 窗口
105 金属凸块
20 重新布线层
201 第一介质层
202 第一金属布线层
203 第二介质层
204 第二金属布线层
205 第三介质层
206 第三金属布线层
207 第四介质层
208 第四金属布线层
301 金属连接柱
401 系统级芯片
402 电源管理芯片
403 隔离保护层
404 存储芯片
405 被动组件
501 封装层
60 连接布线层
601 第一绝缘层
602 布线层
603 第二绝缘层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例提供一种扇出型系统级封装结构的制作方法，所述制作方法包括步骤：
如图1所示，首先进行步骤1)，提供一支撑基底101，于所述支撑基底101上形成分离层102。
作为示例，所述支撑基底101包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种。在本实施例中，所述支撑基底101选用为玻璃衬底，所述玻璃衬底成本较低，容易在其表面形成分离层102，且能降低后续的剥离工艺的难度。
作为示例，所述分离层102包括光热转换层(LTHC)，通过旋涂工艺形成于所述支撑基底101上后，通过固化工艺使其固化成型。光热转换层(LTHC)性能稳定，表面较光滑，有利于后续的重新布线层的制作，并且，在后续的剥离工艺中，剥离的难度较低。
如图2所示，然后进行步骤2)，于所述分离层102上形成连接布线层60。
具体地，步骤2)包括：
步骤2-1)，于所述分离层表面形成第一绝缘层601；例如，所述第一绝缘层601的材料可以为环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
步骤2-2)，于所述第一绝缘层表面形成金属层，并对所述金属层进行图形化处理，形成图形化的布线层602；例如，所述布线层602的材料可以为铜、铝、镍、金、银、钛中的一种或两种以上组合。
步骤2-3)，于所述布线层602表面形成第二绝缘层603；例如，所述第二绝缘层603的材料可以为环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合
如图3所示，接着进行步骤3)，于所述连接布线60上制作金属连接柱301，所述金属连接柱301与所述连接布线层电性相连。
具体地，步骤3)先在所述第二绝缘层603中形成显露所述布线层的通孔，然后采用电镀工艺于所述布线层上制作所述金属连接柱301，在电镀的过程中，所述第二绝缘层603可以作为阻挡层，所述金属连接柱301仅生长于所述通孔处，另外，采用电镀工艺制作所述金属连接柱301，可以获得宽度较大的金属连接柱，例如，宽度为50微米～100微米，或者100微米以上，可以大大提高其传导能力。所述金属连接柱301可以垂直于所述重新布线层20设置，以缩短传导路径，所述金属连接柱301为Au、Ag、Cu、Al中的一种，在本实施例中，所述金属连接柱301可以为铜，以提高其稳定性和降低阻抗。
如图4所示，接着进行步骤4)，提供系统级芯片401以及电源管理芯片402，将所述系统级芯片401以及电源管理芯片402接合于所述连接布线层60上，以实现与所述连接布线层60的电性连接，其中，所述系统级芯片401以及电源管理芯片402的电极朝上，以利于后续与重新布线层的连接。
例如，所述系统级芯片401可以为用于手机、平板或其他智能设备的GPU芯片等。
在本实施例中，可以直接采用绝缘胶将所述系统级芯片401以及电源管理芯片402粘合于所述连接布线层60上，工艺简单，可以有效降低成本。
如图5～图6所示，接着进行步骤5)，采用封装层501封装所述金属连接柱301、系统级芯片401以及电源管理芯片402，减薄所述封装层501，使得所述金属连接柱301显露于所述封装层501。
例如，所述封装层501的形成方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种，所述封装层501的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
为了减小封装结构的厚度，在减薄所述封装层501后，所述封装层501的顶面超出所述系统级芯片401以及电源管理芯片402的顶面的厚度介于0微米～10微米，例如，该厚度可以为3微米或5微米等，当然，为了进一步减小封装结构的厚度，该厚度也可以设置为0微米，即所述封装层501顶面与所述系统级芯片401以及电源管理芯片402的顶面齐平，此时，所述金属连接柱以及所述系统级芯片401以及电源管理芯片402的电极均显露于表面上，可以降低后续工艺难度，提高工艺稳定性。
如图7所示，接着进行步骤6)，于所述封装层501上形成重新布线层20，所述重新布线层20层与所述金属连接柱301、所述系统级芯片401以及所述电源管理芯片402电性连接。
具体地，步骤6)制作所述重新布线层20包括步骤：
如图7所示，进行步骤6-1)，采用化学气相沉积工艺或物理气相沉积工艺于所述封装层501表面形成第一介质层201，对所述第一介质层及所述封装层进行刻蚀，以形成图形化的第一介质层；所述第一介质层201的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
优选地，所述第一介质层201的材料选用为PI(聚酰亚胺)，以进一步降低工艺难度以及工艺成本。
如图7所示，进行步骤6-2)，采用溅射工艺于所述图形化通孔及所述第一介质层201表面形成第一金属层，并对所述金属层进行刻蚀形成图形化的第一金属布线层202，所述第一金属布线层202与所述金属连接柱301、所述系统级芯片401以及所述电源管理芯片402电性连接。所述第一金属布线层202的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
如图7所示，进行步骤6-3)，采用化学气相沉积工艺或物理气相沉积工艺于所述图形化的第一金属布线层202表面形成第二介质层203，并对所述第二介质层203进行刻蚀形成图形化的第二介质层203。所述第二介质层203的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合。
优选地，所述第二介质层203的材料选用为PI(聚酰亚胺)，以进一步降低工艺难度以及工艺成本。
如图7所示，进行步骤6-4)，于所述图形化通孔内填充导电栓塞，然后采用溅射工艺于所述第二介质层203表面形成第二金属层，并对所述金属层进行刻蚀形成图形化的第二金属布线层204。所述第二金属布线层204的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
接着，如图7所示，可以重复进行上述步骤6-3)～步骤6-4)，以形成具有多层堆叠结构的重新布线层，以实现不同的布线功能，其中，所述重新布线层表面显露有金属布线层，例如，在本实施例中，所述重新布线层20还包括图形化的第三介质层205、图形化的第三金属布线层206、图形化的第四介质层207及图形化的第四金属布线层208，所述第四金布线层208显露于所述重新布线层表面。
如图8所示，接着进行步骤7)，于所述重新布线层上形成金属凸块105，以实现所述重新布线层的电性引出。
在本实施例中，所述金属凸块105直接制作于所述重新布线层20显露的所述第四金属布线层208上，所述金属凸块105可以为锡焊料、银焊料及金锡合金焊料中的一种。
如图9所述，接着进行步骤8)，提供一贴膜103，将所述重新布线层20具有金属凸块105的一面粘附于所述贴膜103。
如图10所示，接着进行步骤9)，基于所述分离层102剥离所述连接布线层60及所述支撑基底101，露出所述连接布线层60。
在本实施例中，采用激光照射所述光热转换层，以使所述光热转换层与所述连接布线层60及所述支撑基底101分离，进而剥离所述连接布线层60及所述支撑基底101。
如图11～图15所示，最后进行步骤10)，提供存储芯片404及被动组件405，将所述存储芯片404及所述被动组件405接合于所述连接布线层60，以实现与所述连接布线层60的电性连接。
例如，可以先先采用激光工艺于所述第一绝缘层中形成窗口104，然后采用固晶工艺将所述存储芯片404接合于所述连接布线层60，如图11及图12所示，然后采用表面贴装工艺将所述被动组件405接合于所述连接布线层60，如图13所示，最后采用点胶工艺于所述存储芯片404与所述连接布线层60形成隔离保护层403，进行切割后去除所述贴膜103，如图14所示。
在本实施例中，所述被动组件405包括多个被动元件，所述多个被动元件可以呈平行阵列排布，如图15所示，所述被动元件可以为电阻、电容及电感中的一种。
所述系统级芯片401、电源管理芯片402、存储芯片404及被动组件405通过所述重新布线层20、连接布线层60及金属连接柱301实现互连，并通过所述金属凸块105实现扇出型封装。
图14显示为本实施例的扇出型系统级封装结构的截面结构示意图，图15显示为本实施例的扇出型系统级封装结构的平面布局示意图，如图14～图15所示，在一具体的实施过程中，所述扇出型系统级封装结构的整体尺寸(长×宽)可以为13mm×16mm，总高度为1mm，所述系统级芯片401的尺寸(长×宽)可以为8.2×8.3mm，所述电源管理芯片402的尺寸可以为5.1mm×4.8mm，所述系统级芯片401与所述电源管理芯片402的间距为0.5mm，所述存储芯片404的厚度为0.68mm。
本发明采用扇出型系统级封装将多种功能的芯片，包括系统级芯片401、电源管理芯片402、存储芯片404及被动组件405等整合在一个封装结构中，可实现多种不同的系统功能需求，提高封装系统的性能。本发明通过重新布线层及金属连接柱301，实现了系统级芯片401、电源管理芯片402、存储芯片404及被动组件405的三维垂直堆叠封装，有效降低封装系统的面积，提高封装系统的集成度。本发明通过金属连接柱301实现重新布线层之间的紧密连接，可有效短芯片之间的传导路径，降低封装系统的功耗，金属连接柱可以通过电镀工艺形成，可以有效增加金属连接柱的宽度，进一步提高传导能力。本发明的扇出型系统级封装结构，可以实现1毫米以下的封装厚度，相比于传统的SiP封装结构来说，大大降低了封装系统的整体厚度。
如图14及图15所示，本实施例还提供一种扇出型系统级封装结构，所述封装结构包括：重新布线层20，所述重新布线层20包括第一面以及相对的第二面，所述重新布线层20的第一面显露有金属布线层；金属凸块105，形成于所述重新布线层20的第一面的所述金属布线层上，以实现所述重新布线层20的电性引出；金属连接柱301，形成于所述重新布线层20的第二面上，所述金属连接柱301与所述重新布线层20电性相连；系统级芯片401以及电源管理芯片402，所述系统级芯片401以及电源管理芯片402接合于所述重新布线层20的第二面上，以实现与所述重新布线层20的电性连接；封装层501，覆盖于所述金属连接柱301、系统级芯片401以及电源管理芯片402，且所述金属连接柱301显露于所述封装层501；连接布线层60，形成于所述封装层501上，所述连接布线层60与所述金属连接柱301电性连接；存储芯片404及被动组件405，接合于所述连接布线层60，以实现与所述连接布线层60的电性连接。
所述重新布线层20包括：图形化的第一介质层201；图形化的第一金属布线层202，位于所述图形化的第一介质层201上，所述第一金属布线层202与所述金属连接柱301、所述系统级芯片401以及所述电源管理芯片402连接；图形化的第二介质层203，位于所述第一金属布线层202上；图形化的第二金属布线层204，位于所述第二介质层203上。所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。在本实施例中，所述第一介质层201及第二介质层203的材料选用为PI(聚酰亚胺)，以进一步降低工艺难度以及工艺成本。所述重新布线层20还可以包括更多的介质层以及金属层，以实现不同的布线功能。例如，在本实施例中，所述重新布线层20还包括图形化的第三介质层205、图形化的第三金属布线层206、图形化的第四介质层207及图形化的第四金属布线层208，所述图形化的第四金属布线层208显露于所述重新布线层20表面。
所述金属连接柱301可以垂直于所述重新布线层20设置，以缩短传导路径，所述金属连接柱301为Au、Ag、Cu、Al中的一种，在本实施例中，所述金属连接柱301可以为铜，以提高其稳定性和降低阻抗。
所述连接布线层60包括：图形化的第一绝缘层601；图形化的布线层602，形成于所述第一绝缘层上601，所述布线层602与所述金属连接柱301电性连接；图形化的第二绝缘层603，形成于所述布线层602上，所述金属连接柱301穿过所述第二绝缘层603与所述布线层602连接。所述第一绝缘层601中具有窗口104，所述窗口104显露所述布线层602，所述存储芯片404与所述被动组件405通过所述窗口104与所述布线层602连接。
可选地，所述第二绝缘层603中形成有显露所述布线层的通孔，所述金属连接柱301通过电镀工艺形成于所述所述通孔。
所述系统级芯片401可以为用于手机、平板或其他智能设备的GPU芯片等。所述存储芯片404包括ePoP存储器。所述存储芯片404与所述连接布线层60之间还具有隔离保护层406。
所述系统级芯片401与所述重新布线层20之间以及所述电源管理芯片402通过绝缘胶与所述重新布线层20连接。
如图15所示，所述被动组件405包括多个被动元件，所述被动元件包括电阻、电容及电感中的一种。
所述封装层501的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。所述封装层501的顶面超出所述系统级芯片401以及电源管理芯片402的顶面的厚度介于0微米～10微米。例如，该厚度可以为3微米或5微米等，当然，为了进一步减小封装结构的厚度，该厚度也可以设置为0微米，即所述封装层501顶面与所述系统级芯片401以及电源管理芯片402的顶面齐平。
所述金属凸块105包括锡焊料、银焊料及金锡合金焊料中的一种。
所述扇出型系统级封装结构的厚度不大于1毫米。
图14显示为本实施例的扇出型系统级封装结构的截面结构示意图，图15显示为本实施例的扇出型系统级封装结构的平面布局示意图，如图14～图15所示，在一具体的实施过程中，所述扇出型系统级封装结构的整体尺寸(长×宽)可以为13mm×16mm，总高度为1mm，所述系统级芯片401的尺寸(长×宽)可以为8.2×8.3mm，所述电源管理芯片402的尺寸可以为5.1mm×4.8mm，所述系统级芯片401与所述电源管理芯片402的间距为0.5mm，所述存储芯片404的厚度为0.68mm。
如上所述，本发明的扇出型系统级封装结构及其制作方法，具有以下有益效果：
本发明采用扇出型系统级封装将多种功能的芯片，包括系统级芯片、电源管理芯片、存储芯片及被动组件等整合在一个封装结构中，可实现多种不同的系统功能需求，提高封装系统的性能。
本发明通过重新布线层及金属连接柱，实现了系统级芯片、电源管理芯片、存储芯片及被动组件的三维垂直堆叠封装，有效降低封装系统的面积，提高封装系统的集成度。
本发明通过金属连接柱实现重新布线层之间的紧密连接，可有效短芯片之间的传导路径，降低封装系统的功耗。金属连接柱可以通过电镀工艺形成，可以有效增加金属连接柱的宽度，进一步提高传导能力。
本发明的扇出型系统级封装结构，可以实现1毫米以下的封装厚度，相比于传统的SiP封装结构来说，大大降低了封装系统的整体厚度。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (23)

1.一种扇出型系统级封装结构，其特征在于，所述封装结构包括：
重新布线层，所述重新布线层包括第一面以及相对的第二面，所述重新布线层的第一面显露有金属布线层；
金属凸块，形成于所述重新布线层的第一面的所述金属布线层上，以实现所述重新布线层的电性引出；
金属连接柱，形成于所述重新布线层的第二面上，所述金属连接柱与所述重新布线层电性相连；
系统级芯片以及电源管理芯片，所述系统级芯片以及电源管理芯片接合于所述重新布线层的第二面上，以实现与所述重新布线层的电性连接；
封装层，覆盖于所述金属连接柱、系统级芯片以及电源管理芯片，且所述金属连接柱显露于所述封装层；
连接布线层，位于所述封装层上，所述连接布线层与所述金属连接柱电性连接；
存储芯片及被动组件，接合于所述连接布线层，以实现与所述连接布线层的电性连接。
2.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述重新布线层包括：
图形化的第一介质层；
图形化的第一金属布线层，位于所述图形化的第一介质层上，所述第一金属布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片连接；
图形化的第二介质层，位于所述第一金属布线层上；
图形化的第二金属布线层，位于所述第二介质层上。
3.根据权利要求2所述的扇出型系统级封装结构，其特征在于：所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
4.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述连接布线层包括：
图形化的第一绝缘层；
图形化的布线层，形成于所述第一绝缘层上，所述布线层与所述金属连接柱电性连接；
图形化的第二绝缘层，形成于所述布线层上，所述金属连接柱穿过所述第二绝缘层与所述布线层连接。
5.根据权利要求4所述的扇出型系统级封装结构，其特征在于：所述第一绝缘层中具有窗口，所述窗口显露所述布线层，所述存储芯片与所述被动组件通过所述窗口与所述布线层连接。
6.根据权利要求4所述的扇出型系统级封装结构，其特征在于：所述第二绝缘层中形成有显露所述布线层的通孔，所述金属连接柱通过电镀工艺形成于所述所述通孔。
7.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述金属连接柱的材料包括Au、Ag、Cu、Al中的一种。
8.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述存储芯片包括ePoP存储器。
9.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述被动组件包括多个被动元件，所述被动元件包括电阻、电容及电感中的一种。
10.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述封装层的顶面超出所述系统级芯片以及电源管理芯片的顶面的厚度介于0微米～10微米。
11.根据权利要求1所述的扇出型系统级封装结构，其特征在于：所述扇出型系统级封装结构的厚度不大于1毫米。
12.一种扇出型系统级封装结构的制作方法，其特征在于，包括步骤：
1)提供一支撑基底，于所述支撑基底上形成分离层；
2)于所述分离层上形成连接布线层；
3)于所述连接布线上制作金属连接柱，所述金属连接柱与所述连接布线层电性相连；
4)提供系统级芯片以及电源管理芯片，将所述系统级芯片以及电源管理芯片粘附于所述连接布线层上，所述系统级芯片以及电源管理芯片的电极朝上；
5)采用封装层封装所述金属连接柱、系统级芯片以及电源管理芯片，减薄所述封装层，使得所述金属连接柱显露于所述封装层；
6)于所述封装层上形成重新布线层，所述重新布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片电性连接；
7)于所述重新布线层上形成金属凸块，以实现所述重新布线层的电性引出；
8)提供一贴膜，将所述重新布线层具有金属凸块的一面粘附于所述贴膜；
9)基于所述分离层剥离所述连接布线层及所述支撑基底，露出所述连接布线层；
10)提供存储芯片及被动组件，将所述存储芯片及所述被动组件接合于所述连接布线层，以实现与所述连接布线层的电性连接。
13.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：所述支撑基底包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种。
14.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：所述分离层包括光热转换层，步骤9)采用激光照射所述光热转换层，以使所述光热转换层与所述封装层及所述支撑基底分离，进而剥离所述连接布线层及所述支撑基底。
15.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：步骤6)制作所述重新布线层包括步骤：
6-1)于所述封装层表面形成第一介质层，对所述第一介质层及所述封装层进行刻蚀，以形成图形化的第一介质层；
6-2)采用溅射工艺于所述图形化通孔及所述第一介质层表面形成第一金属层，并对所述金属层进行刻蚀形成图形化的第一金属布线层，所述第一金属布线层与所述金属连接柱、所述系统级芯片以及所述电源管理芯片电性连接；
6-3)于所述图形化的第一金属布线层表面形成第二介质层，并对所述第二介质层进行刻蚀形成图形化的第二介质层；
6-4)于所述图形化通孔内填充导电栓塞，然后采用溅射工艺于所述第二介质层表面形成第二金属层，并对所述金属层进行刻蚀形成图形化的第二金属布线层；
6-5)重复进行步骤6-3)～步骤6-4)，形成多层结构的重新布线层，所述重新布线层表面显露有金属布线层。
16.根据权利要求15所述的扇出型系统级封装结构的制作方法，其特征在于：所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种或两种以上组合，所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
17.根据权利要求15所述的扇出型系统级封装结构的制作方法，其特征在于：步骤7)所述金属凸块直接制作于所述重新布线层显露的所述金属布线层上。
18.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：所述封装层的形成方法包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种，所述封装层的材料包括聚酰亚胺、硅胶以及环氧树脂中的一种。
19.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：所述被动组件包括多个被动元件，所述被动元件包括电阻、电容及电感中的一种。
20.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：步骤5)减薄所述封装层后，所述封装层的顶面超出所述系统级芯片以及电源管理芯片的顶面的厚度介于0微米～10微米。
21.根据权利要求12所述的扇出型系统级封装结构的制作方法，其特征在于：步骤2)包括：
2-1)于所述分离层表面形成第一绝缘层；
2-2)于所述第一绝缘层表面形成金属层，并对所述金属层进行图形化处理，形成图形化的布线层；
2-3)于所述布线层表面形成第二绝缘层。
22.根据权利要求21所述的扇出型系统级封装结构的制作方法，其特征在于：步骤3)先在所述第二绝缘层中形成显露所述布线层的通孔，然后采用电镀工艺于所述布线层上制作所述金属连接柱。
23.根据权利要求21所述的扇出型系统级封装结构的制作方法，其特征在于：步骤10)先采用激光工艺于所述第一绝缘层中形成窗口，然后采用固晶工艺将所述存储芯片接合于所述连接布线层，采用表面贴装工艺将所述被动组件接合于所述连接布线层，然后采用点胶工艺于所述存储芯片与所述连接布线层形成隔离保护层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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