CN114188226A - 扇出型封装结构及封装方法 - Google Patents

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Abstract

本发明提供一种扇出型封装结构及封装方法，扇出型封装结构包括重新布线层、钝化层、半导体芯片、封装层、凹槽、第一金属凸块、第二金属凸块、转接板、堆叠芯片封装体、被动元件及填充层。本发明将多种具有不同功能的芯片整合在一个封装结构中，从而可提高扇出型封装结构的整合性；通过重新布线层、转接板及金属凸块，实现了三维垂直堆叠封装，可有效提高封装结构的集成度，且可有效缩短传导路径，以降低功耗、提高传输速度，增大数据处理量。

Description

扇出型封装结构及封装方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种扇出型封装结构及封装方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。随着5G通讯和人工智能时代的到来，应用于此类相关领域的芯片所要传输和高速交互处理的数据量较大，且移动互联网以及物联网方面的需求越来越强劲，电子终端产品的小型化和多功能化成为产业发展的大趋势。如何将不同种类的高密度芯片集成封装在一起，以构成一个功能强大且体积功耗较小的系统，已成为半导体芯片先进封装领域的一大挑战。
其中，扇出型晶圆级封装(FOWLP)由于其输入/输出端口(I/O)较多、集成灵活性较好，已成为目前较为先进的扇出型封装方法之一。但现有的扇出型封装技术中，由于布线精度有限从而使得封装体的面积较大厚度较高，而且存在工序繁多、可靠性不高等诸多问题。
因此，提供一种新的扇出型封装结构及封装方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种扇出型封装结构及封装方法，用于解决现有技术中封装体积难以缩小、封装集成度较低等问题。
为实现上述目的及其他相关目的，本发明提供一种扇出型封装方法，包括以下步骤：
提供支撑衬底，于所述支撑衬底上形成分离层；
于所述分离层上形成钝化层，所述钝化层包括与所述分离层相接触的第一面及相对的第二面；
提供半导体芯片，所述半导体芯片位于所述钝化层的第二面上，且所述半导体芯片的背面与所述钝化层相键合，所述半导体芯片的正面远离所述钝化层的第二面；
采用封装层封装所述钝化层及半导体芯片，且所述封装层显露所述半导体芯片的焊盘；
于所述封装层上形成重新布线层，所述重新布线层包括与所述封装层相接触的第一面及相对的第二面，且所述重新布线层与所述半导体芯片的焊盘电连接；
于所述重新布线层的第二面上形成第一金属凸块，且所述第一金属凸块与所述重新布线层电连接；
提供承载体，并剥离所述支撑衬底，以显露出所述钝化层的第一面；
对所述钝化层及封装层进行激光刻蚀，以形成凹槽，且所述凹槽显露所述重新布线层中的金属布线层；
于所述凹槽中形成第二金属凸块，且所述第二金属凸块与所述重新布线层电连接；
提供转接板，所述转接板位于所述钝化层的第一面上，且所述转接板与所述第二金属凸块电连接；
提供堆叠芯片封装体及被动元件，所述堆叠芯片封装体及被动元件位于所述转接板上，且所述堆叠芯片封装体及被动元件均与所述转接板电连接；
采用填充层，填充所述堆叠芯片封装体与所述转接板之间的间隙；
进行切割，以形成扇出型封装结构。
可选地，在形成所述填充层之后及进行切割前，还包括采用塑封层封装所述转接板、堆叠芯片封装体及被动元件的步骤。
可选地，所述第二金属凸块的高度大于所述半导体芯片的高度。
可选地，所述堆叠芯片封装体包括ePoP存储器。
可选地，所述被动元件包括电阻、电容及电感中的一种或组合。
本发明还提供一种扇出型封装结构，所述扇出型封装结构包括：
重新布线层，所述重新布线层包括相对的第一面及第二面；
钝化层，所述钝化层包括相对的第一面及第二面；
半导体芯片，位于所述钝化层的第二面及所述重新布线层的第一面之间，且所述半导体芯片的背面与所述钝化层的第二面相键合，所述半导体芯片的正面远离所述钝化层且与所述重新布线层电连接；
封装层，位于所述钝化层的第二面及所述重新布线层的第一面之间，覆盖所述钝化层、重新布线层及半导体芯片；
凹槽，所述凹槽贯穿所述钝化层及封装层，以显露所述重新布线层中的金属布线层；
第一金属凸块，位于所述重新布线层的第二面上，且与所述重新布线层电连接；
第二金属凸块，位于所述凹槽中，且与所述重新布线层电连接；
转接板，位于所述钝化层的第一面上，且与所述第二金属凸块电连接；
堆叠芯片封装体及被动元件，位于所述转接板上，且与所述转接板电连接；
填充层，位于所述堆叠芯片封装体与所述转接板之间，且填满所述堆叠芯片封装体与所述转接板之间的间隙。
可选地，还包括覆盖所述转接板、堆叠芯片封装体及被动元件的塑封层。
可选地，所述第二金属凸块的高度大于所述半导体芯片的高度。
可选地，所述堆叠芯片封装体包括ePoP存储器；所述被动元件包括电阻、电容及电感中的一种或组合。
可选地，所述封装层包括环氧树脂层、聚酰亚胺层及硅胶层中的一种；所述填充层包括环氧树脂层、聚酰亚胺层及硅胶层中的一种。
如上所述，本发明的扇出型封装结构及封装方法，可将多种具有不同功能的芯片整合在一个封装结构中，从而可提高扇出型封装结构的整合性；通过重新布线层、转接板及金属凸块，实现了三维垂直堆叠封装，可有效提高封装结构的集成度，且可有效缩短传导路径，以降低功耗、提高传输速度，增大数据处理量。
附图说明
图1显示为本发明中扇出型封装结构的制备工艺流程图。
图2～图18显示为本发明中扇出型封装结构的制备过程中各步骤所呈现的结构示意图，其中，图16及图18显示为本发明中两种不同扇出型封装结构的结构示意图。
元件标号说明
100 支撑衬底
200 分离层
300 钝化层
400 半导体芯片
500 封装层
600 重新布线层
601 介质层
602 金属布线层
700 第一金属凸块
800 承载体
900 凹槽
110 第二金属凸块
120 转接板
130 堆叠芯片封装体
140 被动元件
150 填充层
160 塑封层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种扇出型封装方法，本实施例可将多种具有不同功能的芯片整合在一个封装结构中，从而可提高扇出型封装结构的整合性；通过重新布线层、转接板及金属凸块，实现了三维垂直堆叠封装，可有效提高封装结构的集成度，且可有效缩短传导路径，以降低功耗、提高传输速度，增大数据处理量。
首先，参阅图2，提供支撑衬底100，于所述支撑衬底100上形成分离层200。
具体的，所述支撑衬底100可包括玻璃衬底、金属衬底、半导体衬底、聚合物衬底及陶瓷衬底中的一种。在本实施例中，所述支撑衬底100优选成本较低，且容易在其表面形成所述分离层200，且能降低后续的剥离工艺难度的玻璃衬底，但并非局限于此。所述分离层200可包括胶带及聚合物层中的一种，当采用所述聚合物层时，可通过旋涂工艺将聚合物涂覆于所述支撑衬底100的表面，然后采用紫外固化或热固化工艺使其固化成型。本实施例中，所述分离层200选用LTHC光热转换层，使得后续步骤可以基于激光等方法对所述LTHC光热转换层进行加热，以使所述支撑衬底100自所述LTHC光热转换层处分离，降低剥离的工艺难度，降低损伤。
接着，参阅图3～图4，于所述分离层200上形成钝化层300，所述钝化层300包括与所述分离层200相接触的第一面及相对的第二面。
具体的，所述钝化层300可包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种，有关所述钝化层300的形成及材质此处不作过分限制。
接着，参阅图4，提供半导体芯片400，所述半导体芯片400位于所述钝化层300的第二面上，且所述半导体芯片400的背面与所述钝化层300相键合，所述半导体芯片400的正面远离所述钝化层300的第二面。
接着，参阅图5～图6，采用封装层500封装所述钝化层300及半导体芯片400，且所述封装层500显露所述半导体芯片500的焊盘。
具体的，形成所述封装层500的方法可包括压缩成型、传递模塑成型、液封成型、真空层压及旋涂中的一种，所述封装层500的材料可包括聚酰亚胺、硅胶以及环氧树脂中的一种。其中，在形成所述封装层500后，还可包括采用研磨或抛光的方法作用于所述封装层500的顶面，以提供平整的所述封装层500的顶面。
接着，参阅图7，于所述封装层500上形成重新布线层600，所述重新布线层600包括与所述封装层500相接触的第一面及相对的第二面，且所述重新布线层600与所述半导体芯片400的焊盘电连接。
具体的，所述重新布线层600包括介质层601及金属布线层602，且根据工艺需要，可重复形成所述介质层601及金属布线层602，以增加导电通道。其中，所述介质层601的材料可包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃，含氟玻璃中的一种；所述金属布线层602的材料可包括铜、铝、镍、金、银、钛中的一种。
接着，参阅图8，于所述重新布线层600的第二面上形成第一金属凸块700，且所述第一金属凸块700与所述重新布线层600电连接。其中，所述第一金属凸块700可包括铜金属凸块、镍金属凸块、锡金属凸块及银金属凸块中的一种，具体种类可根据需要进行选择。
接着，参阅图9，提供承载体800，并剥离所述支撑衬底100，以显露出所述钝化层300的第一面。
接着，参阅图10，对所述钝化层300及封装层500进行激光刻蚀，以形成凹槽900，且所述凹槽900显露所述重新布线层600中的金属布线层602。
接着，参阅图11，于所述凹槽900中形成第二金属凸块110，且所述第二金属凸块110与所述重新布线层600电连接。
具体的，所述第二金属凸块110可包括铜金属凸块、镍金属凸块、锡金属凸块及银金属凸块中的一种，具体种类可根据需要进行选择。
作为示例，所述第二金属凸块110的高度大于所述半导体芯片400的高度，以便于后续的转接板120与所述第二金属凸块110的电连接。
接着，参阅图12，提供所述转接板120，所述转接板120位于所述钝化层300的第一面上，且所述转接板120与所述第二金属凸块110电连接。
接着，参阅图13～图14，提供堆叠芯片封装体130及被动元件140，所述堆叠芯片封装体130及被动元件140位于所述转接板120上，且所述堆叠芯片封装体130及被动元件140均与所述转接板120电连接。
作为示例，所述堆叠芯片封装体130包括ePoP存储器。
作为示例，所述被动元件140包括电阻、电容及电感中的一种或组合。
具体的，本实施例中，所述堆叠芯片封装体130为ePoP存储器，但并非局限于此，也可根据需要采用其他封装体，同样的，所述被动元件140也可根据需要进行设置，此处不作过分限制。
接着，参阅图15，采用填充层150，填充所述堆叠芯片封装体130与所述转接板120之间的间隙。
具体的，所述填充层150可包括环氧树脂层、聚酰亚胺层及硅胶层中的一种，以通过具有绝缘性的所述填充层150填充所述间隙，以加强所述堆叠芯片封装体130与所述转接板120的键合效果，形成一种保护层。所述填充层150的材质的选择，此处不作过分限制。
最后，参阅图16，进行切割，以形成扇出型封装结构。
作为示例，在形成所述填充层150之后及进行切割前，还包括采用塑封层160封装所述转接板120、堆叠芯片封装体130及被动元件140的步骤。
具体的，参阅图17及图18，所述塑封层160包括环氧树脂层、聚酰亚胺层及硅胶层中的一种，具体制备方法可参阅所述封装层500，此处不作赘述。
参阅图16，本实施例还提供一种扇出型封装结构，该扇出型封装结构可采用上述制备方法制备，但并非局限于此。本实施例中，采用上述制备方法制备所述扇出型封装结构，因此，有关所述扇出型封装结构的制备方法、材质等的选择，此处不作赘述。
具体的，所述扇出型封装结构包括重新布线层600、钝化层300、半导体芯片400、封装层500、凹槽900、第一金属凸块700、第二金属凸块110、转接板120、堆叠芯片封装体130、被动元件140及填充层150。
其中，所述重新布线层600包括相对的第一面及第二面；所述钝化层300包括相对的第一面及第二面；所述半导体芯片400位于所述钝化层300的第二面及所述重新布线层600的第一面之间，且所述半导体芯片400的背面与所述钝化层300的第二面相键合，所述半导体芯片400的正面远离所述钝化层300且与所述重新布线层600电连接；所述封装层500位于所述钝化层300的第二面及所述重新布线层600的第一面之间，覆盖所述钝化层300、重新布线层600及半导体芯片400；所述凹槽900贯穿所述钝化层300及封装层500，以显露所述重新布线层600中的金属布线层602；所述第一金属凸块700位于所述重新布线层600的第二面上，且与所述重新布线层600电连接；所述第二金属凸块110位于所述凹槽900中且与所述重新布线层600电连接；所述转接板120位于所述钝化层300的第一面上，且与所述第二金属凸块110电连接；所述堆叠芯片封装体130及被动元件140位于所述转接板120上，且与所述转接板120电连接；所述填充层150位于所述堆叠芯片封装体130与所述转接板120之间，且填满所述堆叠芯片封装体130与所述转接板120之间的间隙。
作为示例，还包括覆盖所述转接板120、堆叠芯片封装体130及被动元件140的塑封层160。
作为示例，所述第二金属凸块110的高度大于所述半导体芯片400的高度。
作为示例，所述堆叠芯片封装体130包括ePoP存储器。
作为示例，所述被动元件140包括电阻、电容及电感中的一种或组合。
作为示例，所述封装层500包括环氧树脂层、聚酰亚胺层及硅胶层中的一种；所述填充层150包括环氧树脂层、聚酰亚胺层及硅胶层中的一种。
综上所述，本发明的扇出型封装结构及封装方法，可将多种具有不同功能的芯片整合在一个封装结构中，从而可提高扇出型封装结构的整合性；通过重新布线层、转接板及金属凸块，实现了三维垂直堆叠封装，可有效提高封装结构的集成度，且可有效缩短传导路径，以降低功耗、提高传输速度，增大数据处理量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种扇出型封装方法，其特征在于，包括以下步骤：
提供支撑衬底，于所述支撑衬底上形成分离层；
于所述分离层上形成钝化层，所述钝化层包括与所述分离层相接触的第一面及相对的第二面；
提供半导体芯片，所述半导体芯片位于所述钝化层的第二面上，且所述半导体芯片的背面与所述钝化层相键合，所述半导体芯片的正面远离所述钝化层的第二面；
采用封装层封装所述钝化层及半导体芯片，且所述封装层显露所述半导体芯片的焊盘；
于所述封装层上形成重新布线层，所述重新布线层包括与所述封装层相接触的第一面及相对的第二面，且所述重新布线层与所述半导体芯片的焊盘电连接；
于所述重新布线层的第二面上形成第一金属凸块，且所述第一金属凸块与所述重新布线层电连接；
提供承载体，并剥离所述支撑衬底，以显露出所述钝化层的第一面；
对所述钝化层及封装层进行激光刻蚀，以形成凹槽，且所述凹槽显露所述重新布线层中的金属布线层；
于所述凹槽中形成第二金属凸块，且所述第二金属凸块与所述重新布线层电连接；
提供转接板，所述转接板位于所述钝化层的第一面上，且所述转接板与所述第二金属凸块电连接；
提供堆叠芯片封装体及被动元件，所述堆叠芯片封装体及被动元件位于所述转接板上，且所述堆叠芯片封装体及被动元件均与所述转接板电连接；
采用填充层，填充所述堆叠芯片封装体与所述转接板之间的间隙；
进行切割，以形成扇出型封装结构。
2.根据权利要求1所述的扇出型封装方法，其特征在于：在形成所述填充层之后及进行切割前，还包括采用塑封层封装所述转接板、堆叠芯片封装体及被动元件的步骤。
3.根据权利要求1所述的扇出型封装方法，其特征在于：所述第二金属凸块的高度大于所述半导体芯片的高度。
4.根据权利要求1所述的扇出型封装方法，其特征在于：所述堆叠芯片封装体包括ePoP存储器。
5.根据权利要求1所述的扇出型封装方法，其特征在于：所述被动元件包括电阻、电容及电感中的一种或组合。
6.一种扇出型封装结构，其特征在于，所述扇出型封装结构包括：
重新布线层，所述重新布线层包括相对的第一面及第二面；
钝化层，所述钝化层包括相对的第一面及第二面；
半导体芯片，位于所述钝化层的第二面及所述重新布线层的第一面之间，且所述半导体芯片的背面与所述钝化层的第二面相键合，所述半导体芯片的正面远离所述钝化层且与所述重新布线层电连接；
封装层，位于所述钝化层的第二面及所述重新布线层的第一面之间，覆盖所述钝化层、重新布线层及半导体芯片；
凹槽，所述凹槽贯穿所述钝化层及封装层，以显露所述重新布线层中的金属布线层；
第一金属凸块，位于所述重新布线层的第二面上，且与所述重新布线层电连接；
第二金属凸块，位于所述凹槽中，且与所述重新布线层电连接；
转接板，位于所述钝化层的第一面上，且与所述第二金属凸块电连接；
堆叠芯片封装体及被动元件，位于所述转接板上，且与所述转接板电连接；
填充层，位于所述堆叠芯片封装体与所述转接板之间，且填满所述堆叠芯片封装体与所述转接板之间的间隙。
7.根据权利要求6所述的扇出型封装结构，其特征在于：还包括覆盖所述转接板、堆叠芯片封装体及被动元件的塑封层。
8.根据权利要求6所述的扇出型封装结构，其特征在于：所述第二金属凸块的高度大于所述半导体芯片的高度。
9.根据权利要求6所述的扇出型封装结构，其特征在于：所述堆叠芯片封装体包括ePoP存储器；所述被动元件包括电阻、电容及电感中的一种或组合。
10.根据权利要求6所述的扇出型封装结构，其特征在于：所述封装层包括环氧树脂层、聚酰亚胺层及硅胶层中的一种；所述填充层包括环氧树脂层、聚酰亚胺层及硅胶层中的一种。
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WO2024031737A1 (zh) * 2022-08-12 2024-02-15 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

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