CN112435981A - 半导体封装装置及其制造方法 - Google Patents

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Abstract

本公开提供了半导体封装装置及其制造方法。该半导体封装装置通过利用具有自对准(self‑alignment)特性的材料(例如，凸块或者焊球)，首先将一个或两个电子组件形成在第一线路层上，以及在第一线路层上形成将与上层线路组件连接的连接线路(例如，金属柱)，从而完成上述一个或两个电子组件的定位，减少封胶过程中模流冲击引起的位移。然后，再用自对准特性的材料将线路组件连接到上述一个或两个电子组和连接线路。进而，半导体封装装置可以减少封胶过程中模流冲击可能对电子组件造成的位移(shift)，提高电子组件之间的数据传输速度，以及降低了成本。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及半导体封装装置技术领域，具体涉及天线半导体封装装置及其制造方法。
背景技术
目前的半导体封装形式主要有2.5D封装、3D封装和扇出型封装。在2.5D封装和3D封装中，封装产品中裸芯片(Die)与基板之间主要是用硅通孔(Through Silicon Via，TSV)和中介层(Interposer)做电路连接，然而中介层的硅通孔制程流程长且成本昂贵。扇出型封装虽然不需具备硅通孔的中介层，可以通过金属柱(pillar)做连接，然而裸芯片与桥芯片(bridge die)之间存在重布线层(Re-Distribution Layer，RDL)，在热循环时会存在翘曲(warpage)。另外，如果在扇出型封装中上下设置的电子组件或线路组件(例如，裸芯片)，可能会出现下层设置的电子组件被封胶过程中的模流冲击而造成位移，继而可能导致后续重布线层无法精准对位因模流冲击而产生唯一的电子组件(例如，裸芯片)。
发明内容
本公开提出了半导体封装装置及其制造方法。
第一方面，本公开提供了一种半导体封装装置，该半导体封装装置包括：
第一线路层，具有第一表面和与所述第一表面相对的第二表面，所述第二表面设置有导电元件；
第一电组件，设置于所述第一表面，被动面靠近且平行于所述第一表面，主动面设置有电连接件；
线路组件，设置于所述第一电组件上，主动面靠近所述第一电组件的主动面，所述线路组件与所述第一电组件电连接；
连接线路，所述线路组件通过所述连接线路连接所述第一线路层，所述连接线路的长度大于所述第一电组件的高度；
第一介电材，设置于所述线路组件与所述第一电组件和所述连接线路二者之间且靠近所述线路组件；
第二介电材，设置于所述线路组件与所述第一电组件和所述连接线路二者之间且靠近所述第一电组件，所述第一介电材与所述第二介电材不同。
在一些可选的实施方式中，所述半导体封装装置还包括：
第二电组件，所述第二电组件和所述第一电组件并列设置于所述第一表面，被动面靠近且平行于所述第一表面，主动面设置有电连接件；
所述线路组件设置于所述第一电组件和所述第二电组件上，所述第二电组件的主动面靠近所述线路组件的主动面，所述线路组件与所述第二电组件电连接，所述连接线路的长度大于所述第二电组件的高度；
第三介电材，设置于所述线路组件和所述第二电组件之间且靠近所述线路组件；
第四介电材，设置于所述线路组件和所述第二电组件之间且靠近所述第二电组件，所述第三介电材与所述第四介电材不同。
在一些可选的实施方式中，所述连接线路设置于所述第一电组件和所述第二电组件之间。
在一些可选的实施方式中，所述第一电组件具有第三表面以及与所述第三表面相对的第四表面，所述第二电组件具有第五表面以及与所述第五表面相对的第六表面，所述第三表面靠近所述第二电组件而所述第四表面远离所述第二电组件，所述第五表面靠近所述第一电组件而所述第六表面远离所述第一电组件，所述连接线路设置于所述线路组件和所述第一电组件之间且靠近所述第四表面远离所述第三表面或者所述连接线路设置于所述线路组件和所述第二电组件之间且靠近所述第六表面远离所述第五表面。
在一些可选的实施方式中，所述连接线路为金属柱。
在一些可选的实施方式中，所述线路组件为芯片、裸芯片或芯片尺度封装。
在一些可选的实施方式中，所述第一电组件和所述第二电组件包括有源电组件和/或无源电组件，所述第一电组件和所述第二电组件为芯片、裸片或芯片尺度封装。
在一些可选的实施方式中，所述第一介电材与所述第三介电材相同，和/或，所述第二介电材与所述第四介电材相同。
在一些可选的实施方式中，所述线路组件与所述第一电组件电连接，包括：
所述线路组件的主动面设置有第二线路层，所述线路组件通过所述第二线路层与所述第一电组件主动面设置的电连接件电连接，或者，所述线路组件的主动面设置有导电元件，所述线路组件通过所述线路组件的主动面设置的导电元件与所述第一电组件主动面设置的电连接件电连接。
在一些可选的实施方式中，所述线路组件与所述第二电组件电连接，包括：
所述线路组件的主动面设置有第二线路层，所述线路组件通过所述第二线路层与所述第二电组件主动面设置的电连接件电连接，或者，所述线路组件的主动面设置有导电元件，所述线路组件通过所述线路组件的主动面设置的导电元件与所述第二电组件主动面设置的电连接件电连接。
在一些可选的实施方式中，所述线路组件与所述第一电组件电连接，包括：
所述第一电组件的主动面设置的电连接件为第三线路层，所述线路组件与所述第一电组件主动面设置的第三线路层电连接。
在一些可选的实施方式中，所述线路组件与所述第二电组件电连接，包括：
所述第二电组件的主动面设置的电连接件为第四线路层，所述线路组件与所述第二电组件主动面设置的第四线路层电连接。
在一些可选的实施方式中，所述线路组件与所述第一电组件电连接，以及所述线路组件与所述第二电组件电连接，包括：
所述线路组件的主动面设置有导电元件，所述第一电组件和所述第二电组件的主动面设置的电连接件为导电元件，所述线路组件主动面设置的导电元件分别电连接所述第一电组件和所述第二电组件的主动面设置的导电元件。
在一些可选的实施方式中，所述半导体封装装置还包括：
第一粘合层，设置于所述第一电组件与所述第一线路层之间；
第二粘合层，设置于所述第二电组件与所述第一线路层之间。第一方面，本公开提供了一种制造半导体封装装置的方法，该方法包括：
提供第一封装体，所述第一封装体包括第一载体、第一线路层、连接线路和第一电组件，其中，所述第一线路层具有第一表面和与所述第一表面相对的第二表面，所述第二表面粘合于所述第一载体，所述第一电组件设置于所述第一表面，所述第一电组件的被动面靠近且平行于所述第一表面，所述第一电组件的主动面设置有电连接件，所述连接线路的长度大于所述第一电组件的高度，所述连接线路电连接所述第一线路层，所述第一电组件的主动面和所述连接线路远离所述第一线路层的端面上设置有第二介电材以保护所述第一电组件的主动面和所述连接线路远离所述第一线路层的端面，所述第一电组件的电连接件和所述连接线路露出所述第一封装体的与所述第一载体相对的表面；
将线路组件置于所述第一封装体上，其中，所述线路组件的主动面靠近所述第一电组件和所述连接线路；
将所述线路组件分别与所述第一电组件和所述连接线路电连接；
形成第一介电材于所述线路组件与所述第一电组件和所述连接线路二者之间，以保护所述线路组件的主动面；
在所述线路组件上注入封装材以形成半导体封装装置；
去除所述第一载体以露出所述第一线路层；
在所述第二表面形成导电元件。
在一些可选的实施方式中，所述第一封装体还包括：
第二电组件，所述第二电组件和所述第一电组件并列设置于所述第一表面，被动面靠近且平行于所述第一表面，所述第二电组件的主动面设置有电连接件，所述第二电组件的主动面还设置有第四介电材以保护所述第二电组件的主动面，所述第二电组件的电连接件露出所述第一封装体的与所述第一载体相对的表面；以及
所述将所述线路组件分别与所述第一电组件和所述连接线路电连接，包括：
将所述线路组件分别与所述第一电组件、所述连接线路和所述第二电组件电连接；以及
所述形成第一介电材于所述线路组件与所述第一电组件和所述连接线路二者之间，以保护所述线路组件的主动面，包括：
形成第一介电材于所述线路组件与所述第一电组件和所述连接线路二者之间，以及形成第三介电材于所述线路组件与所述第二电组件之间，以保护所述线路组件的主动面。
在一些可选的实施方式中，所述提供第一封装体，包括：
在第二载体上形成第五线路层；
在所述第五线路层上形成所述连接线路，其中，所述连接线路电连接所述第五线路层；
分别利用所述第二介电材和所述第四介电材将所述第一电组件和所述第二电组件粘合固化于所述第五线路层上，所述第一电组件的主动面和所述第二电组件的主动面靠近所述第五线路层；
注入封装材以形成第二封装体；
研磨所述第二封装体的与所述第二载体相对的表面，以露出所述连接线路；
去除所述第二载体；
去除所述第二封装体中的所述第五线路层，以及研磨第七表面以露出所述第一电组件的电连接件、所述连接线路和所述第二电组件的电连接件，其中，所述第七表面为所述第二封装体靠近所述第一电组件的主动面的表面；
在所述第一载体上形成所述第一线路层；
将所述第二封装体翻转后粘合于所述第一线路层，以及将所述连接线路与所述第一线路层电连接，以形成所述第一封装体。
在一些可选的实施方式中，所述提供第一封装体，包括：
在所述第一载体上形成所述第一线路层；
在所述第一线路层上形成所述连接线路，以使得所述连接线路电连接所述第一线路层；
分别利用第一粘合层和第二粘合层将所述第一电组件的被动面和所述第二组件的被动面粘合固化于所述第一线路层的所述第一表面上；
注入封装材以形成所述第一封装体，其中，所述第二介电材为注入至所述第一电组件和所述连接线路上的封装材，所述第四介电材为注入至所述第二电组件上的封装材；
研磨所述第一封装体与所述第一载体相对的表面，以露出所述第一电组件的电连接件、所述连接线路和所述第二电组件的电连接件。
在一些可选的实施方式中，所述将所述线路组件分别与所述第一电组件、所述连接线路和所述第二电组件电连接，包括：
通过具备自动对准特性的材料将所述线路组件分别与所述第一电组件、所述连接线路和所述第二电组件电连接。
在一些可选的实施方式中，所述形成第一介电材于所述线路组件与所述第一电组件和所述连接线路二者之间，以及形成第三介电材于所述线路组件与所述第二电组件之间，以保护所述线路组件的主动面，包括：
通过点胶向所述线路组件与所述第一电组件、所述连接线路和所述第二电组件三者之间注入底部填充胶，以形成第一介电材和第三介电材保护所述线路组件的主动面。
本公开提供的半导体封装装置及其制造方法，通过利用具有自对准(self-alignment)特性的材料(例如，凸块或者焊球)，首先将一个或两个电子组件(例如，第一电组件或者第一电组件和第二电组件)形成在第一线路层(例如，重布线层)上，以及在第一线路层上形成将与上层线路组件连接的连接线路(例如，金属柱)，从而完成上述一个或两个电子组件的定位，减少封胶过程中模流冲击引起的位移。然后，再用自对准特性的材料将线路组件连接到上述一个或两个电子组和连接线路。进而，半导体封装装置可以实现包括但不限于以下技术效果：
(1)通过利用自对准特性的材料减少了封胶过程中模流冲击可能对电子组件造成的位移(shift)，解决了多个电子组件之间的内部连接问题，继而提高良率。经实践证明，现有技术中扇出型封装中包括多个电子组件时，多个电子组件的组装位移大于15微米，而本公开中的半导体封装装置中多个电子组件的组装位移可以小于5微米。
(2)现有技术中在桥芯片连接逻辑芯片和存储芯片的封装方式中，逻辑芯片需要通过重布线层连接桥芯片再连接存储芯片，而本公开中两个电子组件(例如，两个电子组件可以分别为逻辑芯片和存储芯片)之间通信只需要通过线路组件作为桥芯片就可以相互通信，而不需通过其他的重布线层，因而缩短了传输路径，提高了两个电子组件之间的数据传输速度。经实践证明，本公开中的半导体封装装置中两电子组件的之间的读写速度相对于现有技术中2.5D半导体封装装置中两电子组件之间的读写速度可以超出10％。
(3)本公开提供的半导体封装中由于没有硅通孔工艺，大大降低了成本，经实践证明相对于2.5D和3D封装中采用硅通孔可以降低10％以上的成本。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1A是根据本公开的半导体封装装置的一个实施例的横截面图；
图1B是根据本公开的半导体封装装置的又一个实施例的横截面图；
图1C是根据本公开的半导体封装装置的又一个实施例的横截面图；
图1D是根据本公开的半导体封装装置的又一个实施例的横截面图；
图1E是根据本公开的半导体封装装置的又一个实施例的横截面图；
图1F是根据本公开的半导体封装装置的又一个实施例的横截面图；
图2A、图2B、图2C、图2D、图2E是根据本公开的一些实施例在各个阶段制造的半导体封装装置2a、2b、2c、2d、2e的横截面图；
图2B’是根据本公开的图2B所示的阶段制造的半导体封装装置2b’的一个实施例的横截面图；
图3A-图3H是根据本公开的第一封装体的一个实施例在各个制作阶段的横截面图；
图4A-图4D是根据本公开的第一封装体的又一个实施例在各个制作阶段的横截面图。
符号说明：
10 第一线路层 17 第三介电材
10a 第一表面 18 第四介电材
10b 第二表面 19 第一粘合层
11 第一电组件 20 第二粘合层
11a 第三表面 21 第一封装体
11b 第四表面 22 第一载体
12 线路组件 23 第二载体
13 连接线路 24 第五线路层
14 第一介电材 25 第一粘合胶层
15 第二介电材 26 第二封装体
16 第二电组件 26a 第七表面
16a 第五表面 27 第二粘合胶层
16b 第六表面
具体实施方式
下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
参考图1A，图1A示出了根据本公开的半导体封装装置1a的一个实施例的横截面图。半导体封装装置1可以包括：第一线路层100、第一电组件11、线路组件12、连接线路13、第一介电材14和第二介电材15。
第一线路层10具有第一表面10a和与第一表面相对的第二表面10b，第二表面10b设置有导电元件。第二表面10b设置的导电元件可以用于将半导体封装装置1a电连接到外部，例如电连接到印制电路板(PCB，Printed Circuit Board)。
例如，第二表面10b设置的导电元件可以为可控塌陷芯片连接(ControlledCollapse Chip Connection，C4)凸块、焊料凸块、球栅格阵列(Ball Grid Array，BGA)或焊盘栅格阵列(Land Grid Array，LGA)、金属柱(Pillar)或其中的两个或多于两个的组合。
第一电组件11设置于第一表面10a，第一电组件11的被动面靠近且平行于第一表面10a，即，第一电组件11的主动面远离第一表面10a。第一电组件11的主动面设置有电连接件，用于与外部进行电连接。第一电组件11可以包括有源电组件和/或无源电组件，第一电组件11也可以为芯片(例如，逻辑功能芯片、存储芯片、通信芯片、微处理器芯片、图形芯片或从晶圆切割的微机电系统(MEMS)芯片)、裸片或芯片尺度封装、插入物或其组合。在一些实施例中，MEMS芯片可以包含，例如，微尺寸的机电部件(例如，光学设备、开关、镜子、滤波器、换能器、加速度计、麦克风、电容传感器、传感器或致动器等)。
线路组件12设置于第一电组件11上。线路组件12的主动面靠近第一电组件11的主动面，线路组件12与第一电组件11电连接。
线路组件12通过连接线路13连接第一线路层10，连接线路13的长度大于第一电组件11的高度。
在一些实施例中，连接线路13可以为金属柱(pillar)，连接线路13可以是例如金属或金属合金的导电材料，或包含例如金属或金属合金的导电材料。这里，金属例如可以是金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。
需要说明的是，连接线路13至少有一根，通常情况下连接线路13至少有三根，分别用于实现电源、接地和信号传输的功能。
第一介电材14设置于线路组件12与第一电组件11和连接线路13二者之间且靠近线路组件12。在一些实施例中，第一介电材14可以是例如PP(PrePreg，预浸材料或称为半固化树脂、半固化片)、ABF树脂、BT(Bismaleimide Triazine，双马来酰亚胺三嗪)树脂、玻璃布基有环氧树脂(FR4、FR5)、PI树脂、液晶聚合树脂(LCP)或环氧树脂(Epoxy)。
第二介电材15设置于线路组件12与第一电组件11和连接线路13二者之间且靠近第一电组件11，且第一介电材14与第二介电材15不同。即，在线路组件12与第一电组件11和连接线路13二者之间设置有第一介电材14和第二介电材15，其中，第一介电材14靠近线路组件12，第二介电材15靠近第一电组件11。第二介电材15可以是例如聚丙烯、ABF树脂、BT树脂、FR4、FR5、PI树脂、液晶聚合树脂或环氧树脂。
继续参考图1B，图1B中所示的半导体封装装置1b类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1b还包括：第二电组件16、第三介电材17和第四介电材18。
第二电组件16和第一电组件11并列设置于第一表面10a，且第二电组件16的被动面靠近且平行于第一表面10a，即，第二电组件16的主动面远离第一表面10a。第二电组件16的主动面设置有电连接件，用于与外部进行电连接。线路组件12设置于第一电组件11和第二电组件16上。第二电组件16的主动面靠近线路组件12的主动面，线路组件12与第二电组件16电连接，连接线路13的长度大于第二电组件16的高度。第二电组件16可以包括有源电组件和/或无源电组件，第二电组件16也可以为芯片(例如，逻辑功能芯片、存储芯片、通信芯片、微处理器芯片、图形芯片或从晶圆切割的微机电系统MEMS芯片)、裸片或芯片尺度封装、插入物或其组合。在一些实施例中，MEMS芯片可以包含，例如，微尺寸的机电部件(例如，光学设备、开关、镜子、滤波器、换能器、加速度计、麦克风、电容传感器、传感器或致动器等)。
第三介电材17设置于线路组件12和第二电组件16之间且靠近线路组件12。第三介电材17可以是例如聚丙烯、ABF树脂、BT树脂、FR4、FR5、PI树脂、液晶聚合树脂或环氧树脂。
第四介电材18设置于线路组件12和第二电组件16之间且靠近第二电组件16，且第三介电材17与第四介电材18不同。第四介电材18可以是例如聚丙烯、ABF树脂、BT树脂、FR4、FR5、PI树脂、液晶聚合树脂或环氧树脂。即，在线路组件12与第二电组件16之间设置有第三介电材17和第四介电材18，其中，第三介电材17靠近线路组件12，第四介电材18靠近第二电组件16。
在一些实施例中，连接线路13可以设置于第一电组件11和第二电组件16之间。例如，图1A所示的半导体封装装置1a或者图1B所示的半导体封装装置1b。
继续参考图1C和图1D，图1C中所示的半导体封装装置1c类似于图1B中所示的半导体封装装置1b，不同之处在于：第一电组件11具有第三表面11a以及与第三表面11a相对的第四表面11b，第二电组件16具有第五表面16a以及与第五表面16a相对的第六表面16b，第三表面11a靠近第二电组件16而第四表面11b远离第二电组件16，第五表面16a靠近第一电组件11而第六表面16b远离第一电组件11，连接线路13设置于线路组件12和第一电组件11之间且靠近第四表面11b远离第三表面11a(如图1C所示)或者连接线路13设置于线路组件12和第二电组件16之间且靠近第六表面16b远离第五表面16a(如图1D所示)。
继续参考图1E，图1E中所示的半导体封装装置1e类似于图1B中所示的半导体封装装置1b，不同之处在于：第一介电材14可以与第三介电材17相同，和/或，第二介电材15可以与第四介电材18相同。
在一些实施例中，线路组件12的主动面可以设置有第二线路层，线路组件12可以通过其主动面设置的第二线路层与第一电组件11主动面设置的电连接件电连接，以及线路组件12可以通过其主动面设置的第二线路层与第二电组件16主动面设置的电连接件电连接。
在一些实施例中，线路组件12的主动面可以设置有导电元件，线路组件12可以通过线路组件12的主动面设置的导电元件与第一电组件11主动面设置的电连接件电连接，以及线路组件12可以通过其主动面设置的导电元件与第二电组件16主动面设置的电连接件电连接。
例如，线路组件12的主动面设置的导电元件可以为可控塌陷芯片连接(Controlled Collapse Chip Connection，C4)凸块、焊料凸块、球栅格阵列(Ball GridArray，BGA)或焊盘栅格阵列(Land Grid Array，LGA)、金属柱(Pillar)或其中的两个或多于两个的组合。
在一些实施例中，第一电组件11的主动面设置的电连接件可以为第三线路层，线路组件12可以与第一电组件11主动面设置的第三线路层电连接。
在一些实施例中，第二电组件16的主动面设置的电连接件可以为第四线路层，线路组件12可以与第二电组件16主动面设置的第四线路层电连接。
继续参考图1F，图1F中所示的半导体封装装置1f类似于图1B中所示的半导体封装装置1b，不同之处在于：线路组件12的主动面设置有导电元件，第一电组件11和第二电组件16的主动面设置的电连接件可以为导电元件，线路组件12主动面设置的导电元件分别电连接第一电组件11和第二电组件16的主动面设置的导电元件。例如，线路组件12、第一电组件11和第二电组件16的主动面设置的导电元件可以为可控塌陷芯片连接(ControlledCollapse Chip Connection，C4)凸块、焊料凸块、球栅格阵列(Ball Grid Array，BGA)或焊盘栅格阵列(Land Grid Array，LGA)、金属柱(Pillar)或其中的两个或多于两个的组合。在一些实施例中，半导体封装装置1f还可以包括：第一粘合层19和第二粘合层20。其中，第一粘合层19设置于第一电组件11与第一线路层10之间。第二粘合层20设置于第二电组件16与第一线路层10之间。
作为示例，第一粘合层19和第二粘合层20可以是非导电胶(Non-conductivePaste，NCP)或非导电膜(Non-conductive Film，NCF)。第一粘合层19用于实现第一电组件11和第一线路层10之间的固定，第二粘合层20用于实现第二电组件16和第一线路层10之间的固定，使得半导体封装装置更加牢固。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是根据本发明的一些实施例的在各个阶段制造的半导体封装装置2a、2b、2c、2d、2e、2f、2g和2h的截面图。为了更好地理解本发明的各方面，已简化各图。
第一步，提供第一封装体。
如图2A所示，提供第一封装体21。这里，第一封装体21包括第一载体22、第一线路层10、连接线路13和第一电组件11。
第一线路层10具有第一表面10a和与第一表面10a相对的第二表面10b。第一线路层10可通过第二粘合胶层27粘合于第一载体22。第一载体22可以是面板类型(panel type)或晶片类型(wafer type)。第一载体22可包含玻璃或其它材料。第二粘合胶层27可以是例如临时胶水层。
第一电组件11设置于第一表面10a。第一电组件11的被动面靠近且平行于第一表面10a。第一电组件11的主动面设置有电连接件。
连接线路13的长度大于第一电组件11的高度。连接线路13电连接第一线路层10。
第一电组件11的主动面和连接线路13远离第一线路层10的端面上设置有第二介电材15以保护第一电组件11的主动面和连接线路13远离第一线路层10的端面。
第一电组件11的电连接件和连接线路13露出第一封装体21的与第一载体22相对的表面。
第二步，将线路组件置于第一封装体上。
如图2B所示，将线路组件12置于第一封装体21上。其中，线路组件3的主动面靠近第一电组件11和连接线路13。
第三步，将线路组件分别与第一电组件和连接线路电连接。
如图2B所示，将线路组件12分别与第一电组件11和连接线路13电连接。
这里，可以采用具备自动对准特性的材料将线路组件12分别与第一电组件11和连接线路13电连接。作为示例，可以将线路组件12倒装焊接、热压焊或者回流焊于第一电组件11的电连接件和线路组件13。其中，将线路组件12与第一电组件11电连接可以是将线路组件12与第一电组件11的主动面设置的电连接件电连接。
第一电组件和第二电组件主动面设置的电连接件可以为重布线层或者各种导电元件。
第四步，形成第一介电材于线路组件与第一电组件和连接线路二者之间，以保护线路组件的主动面。
如图2B所示，可以在将线路组件12置于第一封装体21上之后，形成第一介电材14于线路组件12与第一电组件11和连接线路13二者之间，以保护线路组件12的主动面。例如，可以通过点胶技术，将底部填充胶填充到线路组件12下方与第一电组件11和连接线路13二者之间的空间以形成第一介电材14，用于保护线路组件12的主动面。在一些实施例中，底部填充胶可以为颗粒度较小流动性较好的封装材，用于填充细小空间。
第五步，在线路组件上注入封装材以形成半导体封装装置。
如图2C所示，在线路组件12上注入封装材以形成半导体封装装置2e。
第六步，去除第一载体以露出第一线路层。
如图2D所示，去除第一载体22以露出第一线路层10。例如，可通过热工艺或其它合适工艺移除第一载体。
第七步，在第二表面形成导电元件。
如图2E，所示，在第一线路层10的第二表面10b形成导电元件。
这里，导电元件可以是焊料球、凸块、导电胶或导电薄膜。图2E示出的为焊料球。可以理解的是，根据导电元件类型不同所采用的制程和工艺可以不同，在此不再赘述。
在一些可选的实施方式中，第一步所提供的第一封装体还可以包括第二电组件。第二电组件和第一电组件并列设置于第一表面。第二电组件的被动面靠近且平行于第一表面。第二电组件的主动面设置有电连接件，第二电组件的主动面还设置有第四介电材以保护第二电组件的主动面。第二电组件的电连接件露出第一封装体的与第一载体相对的表面。
基于上述可选实施方式，在第三步中，将线路组件分别与第一电组件和连接线路电连接，可以如下进行：将线路组件分别与第一电组件、连接线路和第二电组件电连接。如图2B’所示，第二电组件16和第一电组件11并列设置于第一表面10a。第二电组件16的被动面靠近且平行于第一表面1a。第二电组件16的主动面设置有电连接件，第二电组件16的主动面还设置有第四介电材18以保护第二电组件16的主动面。第二电组件16的电连接件露出第一封装体21的与第一载体22相对的表面。线路组件12分别与第一电组件11、连接线路13和第二电组件16电连接。在一些实施例中，可以通过具备自动对准特性的材料将线路组件分别与第一电组件、连接线路和第二电组件电连接。例如，可以将线路组件12倒装焊接、热压焊或者回流焊于第一电组件11的电连接件、第二电组件16的电连接件和线路组件13。
基于上述可选实施方式，在第四步中，形成第一介电材于线路组件与第一电组件和连接线路二者之间，以保护线路组件的主动面可以如下进行：形成第一介电材于线路组件与第一电组件和连接线路二者之间，以及形成第三介电材于线路组件与第二电组件之间，以保护线路组件的主动面。如图2B’所示，形成第一介电材14于线路组件12与第一电组件11和连接线路13二者之间，以及形成第三介电材17于线路组件12与第二电组件16之间，以保护线路组件12的主动面。
在一些实施例中，可以通过点胶向线路组件12与第一电组件11、连接线路13和第二电组件16三者之间注入底部填充胶，以形成第一介电材14和第三介电材17保护线路组件12的主动面。
在一些可选的实施方式中，第一步中，提供第一封装体，可以通过如下子步骤11到子步骤19实现的：
子步骤11，在第二载体上形成第五线路层。
如图3A所示，在第二载体23上形成第五线路层24，其中，第五线路层24通过第一粘合胶层25固定在第二载体23上。第二载体23可以是面板类型(panel type)或晶片类型(wafer type)。第二载体23可包含玻璃或其它材料。第一粘合胶层25可以是例如临时胶水层。
第五线路层24可通过例如(但不限于)光刻技术和电镀技术形成。第五线路层24也可以为重布线层。第五线路层24可包含例如金(Au)、银(Ag)、镍(Ni)、铜(Cu)、其它金属或合金，或上述两种或更多种的组合。
子步骤12，在第五线路层上形成连接线路，其中，连接线路电连接第五线路层。
如图3B所示，在第五线路层24上形成连接线路13。例如，可通过电镀方式形成连接线路13。连接线路13可以包括例如金(Au)、银(Ag)、镍(Ni)、铜(Cu)、其它金属或合金，或上述两种或更多种的组合。
子步骤13，分别利用第二介电材和第四介电材将第一电组件和第二电组件粘合固化于第五线路层上，其中，第一电组件的主动面和第二电组件的主动面靠近第五线路层。
如图3C所示，利用第二介电材15和第四介电材18将第一电组件11和第二电组件16粘合固化于第五线路层24上。例如，可以采用热压焊工艺通过非导电胶作为第二介电材15和第四介电材18将第一电组件11和第二电组件16粘合固化于第五线路层24上。
子步骤14，注入封装材以形成第二封装体。
如图3D所示，注入封装材以形成第二封装体3d。
子步骤15，研磨第二封装体的与第二载体相对的表面，以露出连接线路。
子步骤16，去除第二载体。
研磨第二封装体3d的与第二载体26相对的表面并露出连接线路13，以及去除第二载体后，可以得到如图3E所示的第二封装体3e。
这里，例如可以通过热工艺或其它合适工艺去除第二载体。
子步骤17，去除第二封装体中的第五线路层，以及研磨第七表面以露出第一电组件的电连接件、连接线路和第二电组件的电连接件。
其中，第七表面为第二封装体靠近第一电组件的主动面的表面。
去除第二封装体3e中的第五线路层24，以及研磨第七表面26a以露出第一电组件11的电连接件、连接线路13和第二电组件16的电连接件，结果如图3F所示。例如，可以采用蚀刻或者研磨的方式去除第二封装体3e中的第五线路层24。
子步骤18，在第一载体上形成第一线路层。
如图3G所示，在第一载体22上形成第一线路层10。其中，第一线路层10可通过第二粘合胶层27固定在第一载体22上。第一载体22可以是面板类型(panel type)或晶片类型(wafer type)。第一载体22可包含玻璃或其它材料。第二粘合胶层27可以是例如临时胶水层。
第一线路层10可通过例如(但不限于)光刻技术和电镀技术形成。第一线路层10也可以为重布线层。第一线路层10可包含例如金(Au)、银(Ag)、镍(Ni)、铜(Cu)、其它金属或合金，或上述两种或更多种的组合。实践中，第一线路层10可以根据实际需要设置不同层数的线路层。
子步骤19，将第二封装体翻转后粘合于第一线路层，以及将连接线路与第一线路层电连接，以形成第一封装体。
如图3H所示，将如图3F所示的第二封装体翻转后粘合于如图3G所示的第一线路层10，以及将连接线路与第一线路层电连接，以形成第一封装体3h。例如，这里可以采用热压焊、倒装焊或者回流焊的方式实现将第二封装体翻转后粘合于第一线路层，以及将连接线路与第一线路层电连接。
在一些可选的实施方式中，第一步中，提供第一封装体，也可以通过如下子步骤11’到子步骤19’实现的：
子步骤11’，在第一载体上形成第一线路层。
这里，可以采用与子步骤18中相同的方式在第一载体上形成第一线路层，具体如图3G所示，在第一载体22上形成第一线路层10。
子步骤12’，在第一线路层上形成连接线路，以使得连接线路电连接第一线路层。
如图4A所示，在第一线路层10上形成连接线路13。例如，可通过电镀方式形成连接线路13。连接线路13可以包括例如金(Au)、银(Ag)、镍(Ni)、铜(Cu)、其它金属或合金，或上述两种或更多种的组合。
子步骤13’，分别利用第一粘合层和第二粘合层将第一电组件的被动面和第二组件的被动面粘合固化于第一线路层的第一表面上。
如图4B所示，分别利用第一粘合层19和第二粘合层20将第一电组件11的被动面和第二组件16的被动面粘合固化于第一线路层10的第一表面10a上。例如，作为示例，第一粘合层19和第二粘合层20可以是非导电胶或非导电膜。可以采用热压的方式通过第一粘合层19将第一电组件11的被动面粘合固化于第一线路层10的第一表面10a，通过第二粘合层20将第二电组件16的被动面粘合固化于第一线路层10的第一表面10a。
子步骤14’，注入封装材以形成第一封装体。
其中，第二介电材为注入至第一电组件和连接线路上的封装材，第四介电材为注入至第二电组件上的封装材。
如图4C所示，注入封装材以形成第一封装体4c。其中，第二介电材15为注入至第一电组件11和连接线路13上的封装材，第四介电材18为注入至第二电组件16上的封装材。
子步骤15’，研磨第一封装体与第一载体相对的表面，以露出第一电组件的电连接件、连接线路和第二电组件的电连接件。
如图4D所示，研磨第一封装体4c的与第一载体22相对的表面，以露出第一电组件11的电连接件、连接线路13和第二电组件16的电连接件，进而得到第一步所提供的第一封装体4d。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (10)

1.一种半导体封装装置，包括：
第一线路层，具有第一表面和与所述第一表面相对的第二表面，所述第二表面设置有导电元件；
第一电组件，设置于所述第一表面，被动面靠近且平行于所述第一表面，主动面设置有电连接件；
线路组件，设置于所述第一电组件上，主动面靠近所述第一电组件的主动面，所述线路组件与所述第一电组件电连接；
连接线路，所述线路组件通过所述连接线路连接所述第一线路层，所述连接线路的长度大于所述第一电组件的高度；
第一介电材，设置于所述线路组件与所述第一电组件和所述连接线路二者之间且靠近所述线路组件；
第二介电材，设置于所述线路组件与所述第一电组件和所述连接线路二者之间且靠近所述第一电组件，所述第一介电材与所述第二介电材不同。
2.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：
第二电组件，所述第二电组件和所述第一电组件并列设置于所述第一表面，被动面靠近且平行于所述第一表面，主动面设置有电连接件；
所述线路组件设置于所述第一电组件和所述第二电组件上，所述第二电组件的主动面靠近所述线路组件的主动面，所述线路组件与所述第二电组件电连接，所述连接线路的长度大于所述第二电组件的高度；
第三介电材，设置于所述线路组件和所述第二电组件之间且靠近所述线路组件；
第四介电材，设置于所述线路组件和所述第二电组件之间且靠近所述第二电组件，所述第三介电材与所述第四介电材不同。
3.根据权利要求2所述的半导体封装装置，其中，所述连接线路设置于所述第一电组件和所述第二电组件之间。
4.根据权利要求2所述的半导体封装装置，其中，所述第一电组件具有第三表面以及与所述第三表面相对的第四表面，所述第二电组件具有第五表面以及与所述第五表面相对的第六表面，所述第三表面靠近所述第二电组件而所述第四表面远离所述第二电组件，所述第五表面靠近所述第一电组件而所述第六表面远离所述第一电组件，所述连接线路设置于所述线路组件和所述第一电组件之间且靠近所述第四表面远离所述第三表面或者所述连接线路设置于所述线路组件和所述第二电组件之间且靠近所述第六表面远离所述第五表面。
5.根据权利要求1所述的半导体封装装置，其中，所述连接线路为金属柱。
6.根据权利要求2所述的半导体封装装置，其中，所述第一介电材与所述第三介电材相同，和/或，所述第二介电材与所述第四介电材相同。
7.根据权利要求1所述的半导体封装装置，其中，所述线路组件与所述第一电组件电连接，包括：
所述线路组件的主动面设置有第二线路层，所述线路组件通过所述第二线路层与所述第一电组件主动面设置的电连接件电连接，或者，所述线路组件的主动面设置有导电元件，所述线路组件通过所述线路组件的主动面设置的导电元件与所述第一电组件主动面设置的电连接件电连接。
8.根据权利要求2所述的半导体封装装置，其中，所述线路组件与所述第二电组件电连接，包括：
所述线路组件的主动面设置有第二线路层，所述线路组件通过所述第二线路层与所述第二电组件主动面设置的电连接件电连接，或者，所述线路组件的主动面设置有导电元件，所述线路组件通过所述线路组件的主动面设置的导电元件与所述第二电组件主动面设置的电连接件电连接。
9.根据权利要求1所述的半导体封装装置，其中，所述线路组件与所述第一电组件电连接，包括：
所述第一电组件的主动面设置的电连接件为第三线路层，所述线路组件与所述第一电组件主动面设置的第三线路层电连接。
10.根据权利要求2所述的半导体封装装置，其中，所述线路组件与所述第二电组件电连接，包括：
所述第二电组件的主动面设置的电连接件为第四线路层，所述线路组件与所述第二电组件主动面设置的第四线路层电连接。
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