CN115692397A - 半导体封装件及其制法 - Google Patents

Abstract

本发明涉及一种半导体封装件及其制法，包括将至少一具有第一线路层的线路结构设置于一支撑板上，再将该支撑板上的线路结构结合至一承载结构上，且使该承载结构具有的第二线路层电性连接该第一线路层，其中，该第一线路层的线宽与线距均小于该第二线路层的线宽与线距。之后，移除该支撑板，以将至少一半导体元件设于该线路结构上，使该半导体元件电性连接该第一线路层，并以包覆层包覆该半导体元件，以于该支撑件上制作出超细线路及高密度的线路结构，而取代现有的硅中介板。

Description

半导体封装件及其制法

技术领域

本发明有关一种半导体封装件及其制程，尤指一种无导电硅穿孔(TSV)的半导体封装件及其制法。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆叠(Fan Out Package on package，简称FO PoP)、芯片尺寸构装(Chip ScalePackage，简称CSP)、多芯片模块封装(Multi-Chip Module，简称MCM)或维集成电路(3D IC)等，以配合各种芯片上大幅增加的输入/出埠数量，进而将不同功能的集成电路整合于单一封装结构。然而，随着现今终端产品的电性功能越加发达，故接置于中介板上的半导体芯片越来越多，使该中介板的结合面积也会越来越大，而导电硅穿孔的布设数量也会增多，导致于制程上封装结构的良率下降，进而提高制程难度及制作成本。

因此，如何克服上述种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种半导体封装件及其制法，可制作出超细线路及高密度的线路结构，以取代现有硅中介板。

本发明的半导体封装件，包括：线路结构，其具有第一线路层；承载结构，其具有第二线路层，供该线路结构设于其上，且该第一线路层电性连接该第二线路层；半导体元件，其设于该线路结构上并电性连接该第一线路层；包覆层，其形成于该承载结构上以包覆该半导体元件；布线结构，其形成于该包覆层上；多个导电柱，其形成于该承载结构上并嵌埋于该包覆层中，以借之电性连接该第二线路层及该布线结构；以及电子元件，其配置于该布线结构上。

前述的半导体封装件中，该线路结构包括至少一第一绝缘层及至少一结合该第一绝缘层的该第一线路层，且该第一线路层为扇出(fan out)型重布线路层(redistributionlayer)。

本发明还提供一种半导体封装件的制法，包括：将至少一具有第一线路层的线路结构设置于一支撑板上；将设于该支撑板上的该线路结构结合至一承载结构，其中，该承载结构具有至少一电性连接该第一线路层的第二线路层；移除该支撑板；将至少一半导体元件设于该线路结构上，并令该半导体元件电性连接该第一线路层；形成包覆层于该承载结构上，以令该包覆层包覆该半导体元件；形成多个导电柱于该承载结构上，以由该多个导电柱电性连接该第二线路层，其中该多个导电柱嵌埋于该包覆层中；于该包覆层上形成一电性连接该多个导电柱的布线结构；以及于该布线结构上配置电子元件。

前述的制法中，该支撑板为玻璃板、钢板或硅晶圆。

前述的半导体封装件及其制法中，该线路结构通过多个导电凸块设于该承载结构上，并利用该导电凸块电性连接该第一线路层与第二线路层。

前述的半导体封装件及其制法中，该多个导电柱通过贯穿成形通路(TMV)形成于该承载结构上。

由上可知，本发明的半导体封装件及其制法中，主要经由于该支撑件上制作出超细线路及高密度的线路结构，以取代现有硅中介板，因而无需制作导电硅穿孔(TSV)，故相比于现有技术，本发明能大幅降低制程难度及制作成本。

此外，该半导体元件的电性功能只需通过该第一线路层即可连接到该承载结构，因而该半导体元件的信号电性功能的传输速度能符合高速规格，故相比于现有技术，本发明的半导体封装件能有效提升终端产品的效能。

附图说明

图1A至图1H为本发明的半导体封装件的制法的剖视示意图。

附图标记说明

1:半导体封装件

10,10a:线路结构

100:第一绝缘层

101:第一线路层

102,111,121:导电凸块

11:半导体元件

11a:作用面

11b:非作用面

110:电极垫

112:封装材

12:电子元件

13:承载结构

130:第二绝缘层

131:第二线路层

14:导电柱

15:包覆层

16:布线结构

160:绝缘层

161:线路层

17:封装层

18:导电元件

9,9a:支撑板

90:结合层

L:切割路径。

具体实施方式

以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图1A至图1H为本发明的半导体封装件1的制法的剖面示意图。如图1A所示，于一支撑板9上提供至少一具有多个导电凸块102的线路结构10。

于本实施例中，该线路结构10为无核心层(coreless)式整版面基板，其包括至少一第一绝缘层100及至少一结合该第一绝缘层100的第一线路层101，并于最外侧的第一线路层101上形成该多个导电凸块102，使该多个导电凸块102电性连接该第一线路层101。例如，该第一绝缘层100为介电材，如ABF(Ajinomoto Build-up Film)、感光型树脂、聚酰亚胺(Polyimide，简称PI)、双马来酰亚胺三嗪(Bismaleimide Triazine，简称BT)、FR5的预浸材(Prepreg，简称PP)、模压树脂(Molding Compound)、模压环氧树脂(Epoxy MoldingCompound，简称EMC)或其它适当材料，且该第一线路层101为扇出(fan out)型重布线路层(redistribution layer，简称RDL)。此外，该支撑板9可为玻璃板、钢板、硅晶圆等，其经由一结合层90结合该线路结构10。例如，该结合层90可为如系钛化硅的离形膜(分离层)或其它适当胶材。

此外，于本实施例中，由于支撑板9上可同时形成多个个符合封装规格需求的线路结构，因此于最外侧的第一线路层101上形成该多个导电凸块102后，更可沿如图1A所示的切割路径L进行切单制程(一并切割该支撑板9)，以获取如图1B中所示的多个分离的线路结构10a及多个分离的支撑板9a。

如图1C所示，将该支撑板9a以该线路结构10结合至一承载结构13上，且该线路结构10经由导电凸块102接置于该承载结构13上。

于本实施例中，该承载结构13例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(Through-silicon via，简称TSV)的硅中介板(Through Silicon interposer，简称TSI)或其它板型，其包括至少一第二绝缘层130及至少一结合该第二绝缘层130的第二线路层131，以令该第二线路层131结合并电性连接该导电凸块102。例如，该第二线路层131为增层线路规格，例如可为PCB型式，而该第二绝缘层130为介电材，如ABF、感光型树脂、聚酰亚胺(PI)、双马来酰亚胺三嗪(BT)、FR5的预浸材(PP)、模压树脂、模压环氧树脂(EMC)或其它适当材料。应可理解地，该承载结构13也可为其它承载芯片的基材，如导线架(lead frame)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。另外，该第二绝缘层130的材料与该第一绝缘层100的材料可相同或相异。

如图1D所示，移除该支撑板9a及其上的结合层90，并外露出该线路结构10的第一线路层101。于本实施例中，若该第一线路层101结合于该结合层90上，则于移除该结合层90后，即可外露出该第一线路层101。若该第一绝缘层100结合于该结合层90上，则于移除该结合层90后，可经由雷射开孔方式或其它成孔方式移除该第一绝缘层100的部分材料，以外露出该第一线路层101的部分表面。应可理解地，有关外露出该第一线路层101的方式繁多，如研磨整平绝缘层的方式，并不限于上述。

如图1E所示，设置至少一半导体元件11于该线路结构10上，且该半导体元件11电性连接该第一线路层101。该半导体元件11可为主动元件、被动元件或其组合者。该主动元件例如半导体芯片，而该被动元件为例如电阻、电容及电感。于本实施例中，该半导体元件11为半导体芯片，其具有相对的作用面11a与非作用面11b，该作用面11a具有多个电极垫110，以经由多个如焊锡材料、金属柱(pillar)或其它等的导电凸块111利用覆晶方式设于该线路结构10的第一线路层101上并电性连接该第一线路层101，且以如底胶或非导电底部填充薄膜(NCF)等封装材112包覆该导电凸块111；或者，该半导体元件11可经由多个焊线(图未示)以打线方式电性连接该第一线路层101；抑或，该半导体元件11可直接接触该第一线路层101。因此，可于该线路结构10上接置所需类型及数量的半导体元件，以提升其电性功能，且有关半导体元件11电性连接线路层的方式繁多，并不限于上述。

如图1F所示，形成多个导电柱14于该承载结构13上，且形成一包覆层15于该承载结构13上，以令该包覆层15包覆该线路结构10、半导体元件11及该多个导电柱14。于本实施例中，该导电柱14为如铜柱的金属柱，其电性连接该第二线路层131。此外，可先形成该包覆层15，再形成穿孔于该包覆层15上，以填入导电材于该穿孔中，供作为该导电柱14。例如，于形成包覆层15后，可通过贯穿成形通路(through molding via，TMV)打开该承载结构13的表面以露出第二金属层131，再将焊锡材填入以形成导电柱14。或者，可先形成该导电柱14，再形成该包覆层15。应可理解地，有关该导电柱14与该包覆层15的制程顺序可依需求设计，只需令该导电柱14埋于该包覆层15中即可，并无特别限制。

另外，若于形成该导电柱14后才形成该包覆层15，则可依需求进行整平制程，以令该包覆层15的上表面齐平该导电柱14的端面，使该导电柱14的端面外露出该包覆层15，甚至可使该包覆层15的上表面齐平该半导体元件11的非作用面11b，以令该非作用面11b外露出该包覆层15。例如，可经由研磨方式进行该整平制程，以移除该导电柱14的部分材料与该包覆层15的部分材料。

另外，形成该包覆层15的材料例如为聚酰亚胺(polyimide，简称PI)、干膜(dryfilm)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。例如，可采用压合(lamination)或模压(molding)等方式将该包覆层15形成于该承载结构10上。

如图1G所示，形成一布线结构16于该包覆层15上，且令该布线结构16电性连接该多个导电柱14，使该半导体元件11经由该线路结构10，并经该承载结构13与该导电柱14电性连接该布线结构16。于本实施例中，该布线结构16包括至少一绝缘层160及设于该绝缘层160上的多个线路层161(如RDL)。例如，形成该线路层161的材料为铜，且形成该绝缘层160的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)的介电材，较佳为PI材。

如图1H所示，接置至少一电子元件12于该布线结构16上，且令该电子元件12电性连接该线路层161。该电子元件12可为主动元件、被动元件或其组合者。该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。于本实施例中，该电子元件12以多个导电凸块121利用覆晶方式设于该线路层161上并电性连接该线路层161；或者，该电子元件12可经由多个焊线(图未示)以打线方式电性连接该线路层161。应可理解地，有关电子元件12电性连接线路层161的方式繁多，并不限于上述。

此外，可于该布线结构16上形成一封装层17，以令该封装层17包覆该电子元件12。例如，形成该封装层17的材料为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)等绝缘材，但并不限于上述。应可理解地，该封装层17的材料与该包覆层15的材料可相同或相异，并无特别限制。

另外，可形成多个如焊球的导电元件18于该承载结构10下侧，以令该半导体封装件1经由该导电元件18接置于一如电路板的电子装置(图略)，其中，该导电元件18电性连接该第二线路层131。

综上所述，本发明的制法主要经由于该支撑件9上采用coreless技术制作出超细线路及高密度的线路结构10，以取代现有硅中介板，因而无需制作导电硅穿孔(TSV)，故相比于现有技术，本发明的制法能大幅降低制程难度及制作成本，且该线路结构10能配合该半导体元件11的细间距及细线路的规格，使该半导体封装件1能符合该半导体元件11的多接点(I/O)需求。

此外，该半导体元件11的电性功能只需通过该第一线路层101即可连接到该承载结构13，因而该半导体元件11的信号(signal)电性功能的传输速度能符合高速规格，故相比于现有技术，本发明的半导体封装件1能有效提升终端产品的效能。

另外，本发明的制法经由该承载结构13作为封装制程用的载板，因而无需额外使用承载件，故能大幅压缩制程时间，并控制该半导体封装件1的良率，以大幅提升生产效率。

另外，由于该线路结构10可制作出超细线路及高密度的第一线路层101，使该承载结构13的第二线路层131只需采用一般线路规格，即可结合该多个导电柱14，故本发明的制法可使该承载结构13及其上的封装制程维持传统设计，以大幅节省制作成本及有效提高良率。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (8)

1.一种半导体封装件，其特征在于，包括：

线路结构，其具有第一线路层；

承载结构，其具有第二线路层，供该线路结构设于其上，且该第一线路层电性连接该第二线路层；

半导体元件，其设于该线路结构上并电性连接该第一线路层；

包覆层，其形成于该承载结构上以包覆该半导体元件；

布线结构，其形成于该包覆层上；

多个导电柱，其形成于该承载结构上并嵌埋于该包覆层中，且电性连接该第二线路层及该布线结构；以及

电子元件，其配置于该布线结构上。

2.如权利要求1所述的半导体封装件，其特征在于，该线路结构包括至少一第一绝缘层及至少一结合该第一绝缘层的该第一线路层，且该第一线路层为扇出(fan out)型重布线路层(redistribution layer)。

3.如权利要求1所述的半导体封装件，其特征在于，该线路结构通过多个导电凸块设于该承载结构上，且借该多个导电凸块电性连接该第一线路层与该第二线路层。

4.如权利要求1所述的半导体封装件，其特征在于，该多个导电柱通过贯穿成形通路(TMV)形成于该承载结构上。

5.一种半导体封装件的制法，其特征在于，包括：

将至少一具有第一线路层的线路结构设置于一支撑板上；

将设于该支撑板上的该线路结构结合至一承载结构，其中，该承载结构具有至少一电性连接该第一线路层的第二线路层；

移除该支撑板；

将至少一半导体元件设于该线路结构上，以令该半导体元件电性连接该第一线路层；

形成包覆层于该承载结构上，以令该包覆层包覆该半导体元件；

形成多个导电柱于该承载结构上，其中，该多个导电柱电性连接该第二线路层，且该多个导电柱嵌埋于该包覆层中；

于该包覆层上形成一电性连接该多个导电柱的布线结构；以及

于该布线结构上配置电子元件。

6.如权利要求5所述的半导体封装件的制法，其特征在于，该支撑板为玻璃板、钢板或硅晶圆。

7.如权利要求5所述的半导体封装件的制法，其特征在于，该线路结构通过多个导电凸块设于该承载结构上，并借该导电凸块电性连接该第一线路层与第二线路层。

8.如权利要求5所述的半导体封装件的制法，其特征在于，该多个导电柱通过贯穿成形通路(TMV)形成于该承载结构上。

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