TW202414701A - 封裝基板及其製法 - Google Patents
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Abstract
一種封裝基板，其製法係於一基板本體上藉由結合層設置一線路塊體，再以包覆層包覆該線路塊體，之後於該包覆層上形成線路部，且於該包覆層中形成導電柱體，因而無需製作凹槽，即可將該線路塊體埋設於該包覆層中，故本發明之封裝基板能縮減製程時間。
Description
本發明係有關一種半導體封裝技術，尤指一種用於承載半導體晶片之封裝基板及其製法。
隨著電子產品在功能及處理速度之需求的提升，目前應用於晶片封裝領域之技術也隨之增多，例如有晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)、多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
為了針對半導體晶片之不同電性及功能需求，用以承載半導體晶片之封裝基板可配置不同規格(如線寬/線距)之線路層。
圖1A係為習知封裝基板1a之剖面示意圖。如圖1A所示，該封裝基板1a係包括：一具有複數導電通孔100之核心層10、一設於該核心層10上且電性連接該導電通孔100之增層線路結構11、及至少一設於該增層線路結構11上之線路塊體12，且該增層線路結構11係形成有一凹槽110，以供容置該線路塊體12，
並使該線路塊體12藉由複數導電凸塊120電性連接該增層線路結構11，其中，該線路塊體12之佈線規格係不同於該增層線路結構11之佈線規格。
習知封裝基板1a中，該線路塊體12所採用之佈線規格係為較小線寬/線距(L/S)，如2微米(um)，而該增層線路結構11所採用之佈線規格係為較大線寬/線距，如10微米(um)以上，以於後續封裝製程中，可將具有不同接點規格之半導體晶片9a,9b接置於該線路塊體12與該增層線路結構11上。
再者，該線路塊體12與該增層線路結構11係分開製作，因而能分開檢測該線路塊體12與該增層線路結構11，以將檢測正常之線路塊體12設於檢測正常之增層線路結構11上，因而有利於控制該封裝基板1a之良率。
然而，於製作該封裝基板1a時，需於該增層線路結構11上形成凹槽110，因而不僅製程時間冗長，且因需增設製作凹槽110之設備而大幅增加製作經費，導致該封裝基板1a之製作成本大幅提升。
再者，該線路塊體12需藉由複數導電凸塊120設於該增層線路結構11上，因而不僅需增加該些導電凸塊120之相關製程，導致該封裝基板1a之製作成本增加，且該線路塊體12容易因對位不準確而發生電性連接不良之問題，導致該封裝基板1a之可靠性不佳。
因此，為了降低製作成本，業界遂採用無凹槽之設計，如圖1B所示之封裝基板1b，以於製作該增層線路結構11時，一併製作該線路塊體12，以令該線路塊體12與該增層線路結構11一體配置，使該線路塊體12埋設於該增層線路結構11中。
惟，習知無凹槽之封裝基板1b中，該線路塊體12與該增層線路結構11係一體配置，因而需於製作完成該線路塊體12與該增層線路結構11後，才能
檢測該線路塊體12與該增層線路結構11，故若於設置該半導體晶片9a,9b前，該線路塊體12或該增層線路結構11之檢測不良時，需廢棄該封裝基板1b，不僅大幅增加該封裝基板1b之製作成本，且導致應用該封裝基板1b之後端封裝產品之良率難以提升。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：基板本體，係具有至少一線路層；線路塊體，係結合於該基板本體上；包覆層，係設於該基板本體上以包覆該線路塊體；導電柱體，係埋設於該包覆層中並立設於該線路層上以電性連接該線路層；以及線路部，係形成於該包覆層上，其中，該線路部係具有一電性連接該導電柱體之導電層、及至少一電性連接該線路塊體與該導電層之導電盲孔。
本發明亦提供一種封裝基板之製法，係包括：提供一具有至少一線路層之基板本體及至少一線路塊體；將該線路塊體結合於該基板本體上；形成包覆層於該基板本體上，以令該包覆層包覆該線路塊體；以及形成線路部於該包覆層上，且形成導電柱體於該包覆層中，以令該導電柱體電性連接該線路層，其中，該線路部係具有一電性連接該導電柱體之導電層、及至少一電性連接該線路塊體與該導電層之導電盲孔。
前述之封裝基板及其製法中，該基板本體係包含一具有導電通孔之核心層、及設於該核心層相對兩側上之增層線路結構，且該增層線路結構係具
有至少一介電層及結合該介電層之該線路層，以令該線路層電性連接該導電通孔。
前述之封裝基板及其製法中，該導電柱體與該導電層係一體成形。
前述之封裝基板及其製法中，該線路塊體之佈線規格係不同於該線路層之佈線規格。
前述之封裝基板及其製法中，該線路塊體之佈線規格係不同於該線路部之佈線規格。
前述之封裝基板及其製法中，該線路塊體係為無核心層式線路結構。
前述之封裝基板及其製法中，該線路塊體之佈線規格係為重佈線路層規格。
前述之封裝基板及其製法中，復包括於該基板本體上形成一結合層，以令該線路塊體結合至該結合層上。例如，該結合層係為味之素增層膜。
前述之封裝基板及其製法中，該包覆層係為味之素增層膜。
由上可知，本發明之封裝基板及其製法中，主要藉由將該線路塊體設於該基板本體上，再以包覆層包覆該線路塊體，因而無需製作凹槽，即可將該線路塊體埋設於該包覆層中，故相較於習知技術，本發明之封裝基板不僅可縮減製程時間，且因無需增設製作凹槽之設備而大幅減少製作經費，以有效降低該封裝基板之製作成本。
再者，該線路塊體與該基板本體係分開製作，因而能分開檢測該線路塊體與該基板本體，以將檢測正常之線路塊體設於檢測正常之基板本體上，
進而能提升該封裝基板之良率，故相較於習知技術，本發明之封裝基板於設置該線路塊體之前，若該線路塊體或該基板本體之檢測結果為不良時，只需更換該線路塊體或該基板本體即可，因而能避免將該封裝基板整體報廢之問題，進而能降低該封裝基板之製作成本。
1a,1b,2:封裝基板
10,20:核心層
100,200:導電通孔
11:增層線路結構
110:凹槽
12,24:線路塊體
120,30:導電凸塊
2a:基板本體
2b:線路板體
20a:第一表面
20b:第二表面
20c:塞孔材料
201:第一內線路層
202:第二內線路層
21:第一增層線路結構
210:第一介電層
211:第一線路層
22:第二增層線路結構
220:第二介電層
221:第二線路層
23:結合層
240,25a:絕緣層
241:佈線層
25:包覆層
250:穿孔
251:第一盲孔
252:第二盲孔
26:第一線路部
26a:第二線路部
260,260a:導電層
261:第一導電盲孔
262:第二導電盲孔
27:導電柱體
271:電性接觸墊
28:防銲層
280:開孔
29:表面處理層
3:電子封裝件
31,32:電子元件
31a,32a:作用面
31b,32b:非作用面
310,320:電極墊
33:焊球
9a,9b:半導體晶片
h1,h2:高度
L:切割路徑
圖1A係為習知封裝基板及其應用之剖視示意圖。
圖1B係為習知另一封裝基板及其應用剖視示意圖。
圖2A至圖2E係為本發明之封裝基板之製法之剖視示意圖。
圖3係為圖2E之後續封裝製程之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2E係為本發明之封裝基板2之製法之剖面示意圖。
如圖2A所示，提供一基板本體2a與一線路板體2b，該基板本體2a係包含一核心層20、設於該核心層20相對兩側上之第一增層線路結構21與第二增層線路結構22，且該線路板體2b係包含複數陣列排設之線路塊體24。
所述之核心層20係具有相對之第一表面20a及第二表面20b，且於該第一表面20a及第二表面20b上分別形成有第一內線路層201及第二內線路層202。
於本實施例中，該核心層20係為單一芯層規格，其材質可依需求選用，並無特別限制，且於該核心層20中形成有至少一連通該第一與第二內線路層201,202之導電通孔200。例如，該導電通孔200中係為中空柱狀，其可於中空處填滿塞孔材料20c，且該塞孔材料20c之種類繁多，如導電膠、油墨或其它等，並無特別限制。應可理解地，於其它實施例中，該導電通孔200亦可為實心金屬柱體，而無需填入塞孔材料20c。
所述之第一增層線路結構21係形成於該核心層20之第一表面20a上，且包含有至少一形成於該核心層20上之第一介電層210及結合該第一介電層210之第一線路層211，以令該第一線路層211電性連接該第一內線路層201。
於本實施例中，形成該第一介電層210之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材，且形成該第一線路層211之材質係如銅材之導電材。
所述之第二增層線路結構22係形成於該核心層20之第二表面20b上，且包含有至少一形成於該核心層20上之第二介電層220及結合該第二介電層220之第二線路層221，以令該第二線路層221電性連接該第二內線路層202。
於本實施例中，形成該第二介電層220之材質係如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材，且形成該第二線路層221之材質係如銅材之導電材。
所述之線路塊體24係為無核心層(coreless)式線路結構，其具有至少一絕緣層240及結合該絕緣層240之佈線層241，且該佈線層241之佈線規格係不同於該第一線路層211與第二線路層221之佈線規格。
於本實施例中，形成該絕緣層240之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。
再者，該佈線層241係為重佈線路層(redistribution layer，簡稱RDL)規格，其線寬/線距係小於該第一線路層211與第二線路層221之線寬/線距。例如，該佈線層241之佈線規格係為較小線寬/線距(L/S)，如2微米(um)，而該第一線路層211與第二線路層221所採用之佈線規格係為較大線寬/線距，如10微米(um)以上。
應可理解地，該線路板體2b亦可為其它配置佈線之板體，如有機板材(organic material)、矽板材(silicon)、陶瓷板材(ceramic)或其它具有金屬佈線(routing)之載板，並不限於上述。
如圖2B所示，沿如圖2A所示之切割路徑L進行切單製程，以獲取複數線路塊體24，且於該基板本體2a之第一增層線路結構21之整面上形成一結合層23，以將該線路塊體24結合至該結合層23上。
於本實施例中，該結合層23係為絕緣材，如味之素增層膜(Ajinomoto build-up film，簡稱ABF)或其它介電材，並以壓合(Lamination)方式
結合至該第一增層線路結構21上。應可理解地，該結合層23若為其它介電材，亦可採用塗佈(coating)方式形成於該第一增層線路結構21上。
再者，於設置該線路塊體24至該結合層23上前，先分別檢測該線路塊體24與該基板本體2a，以將檢測正常之線路塊體24設於檢測正常之基板本體2a上。
如圖2C所示，於該結合層23上形成一包覆該線路塊體24之包覆層25，使該線路塊體24埋設於該包覆層25中，且該線路塊體24相對該結合層23(或基板本體2a)之高度h1係低於該包覆層25相對該結合層23(或基板本體2a)之高度h2。之後，於該包覆層25上形成複數穿孔250及複數第一盲孔251，且該穿孔250係延伸至該結合層23中，以令該第一線路層211外露於該穿孔250，而該第一盲孔251係對應該線路塊體24處，以令該佈線層241外露於該第一盲孔251。
於本實施例中，該包覆層25係為絕緣材，其可同於或異於該結合層23之材質。例如，該包覆層25係為味之素增層膜(ABF)或其它介電材，並以壓合(Lamination)方式結合至該第一增層線路結構21上。應可理解地，該包覆層25若為其它介電材，亦可採用塗佈(coating)方式形成於該結合層23上。
再者，該複數穿孔250及複數第一盲孔251係可採用機械鑽孔、雷射鑽孔、蝕刻方式或其它方式等形成，並無特別限制。
另一方面，於該基板本體2a之第二增層線路結構22之整面上亦可形成一絕緣層25a，且於該絕緣層25a上形成複數第二盲孔252，以令該第二線路層221外露於該第二盲孔252。例如，該絕緣層25a係採用同於該結合層23或該包覆層25之材質，如味之素增層膜(ABF)，以利於同步製作該第一盲孔251與第二盲孔252，且能節省該封裝基板2之製作成本。
如圖2D所示，進行圖案化配線作業，以形成一導電層260於該包覆層25上，且於各該穿孔250中形成電性連接該第一線路層211與該導電層260之導電柱體27，並於各該第一盲孔251中形成電性連接該導電層260與該佈線層241之第一導電盲孔261，其中，該導電層260與該第一導電盲孔261係作為第一線路部26，且該佈線層241之佈線規格係不同於該導電層260之佈線規格。
於本實施例中，該導電層260之線寬/線距係同於該第一線路層211之線寬線距，如10微米(um)以上。
再者，該導電柱體27係與該導電層260一體成形。或者，於其它實施例中，亦可先於該第一線路層211上形成凸出該結合層23之金屬柱，以作為該導電柱體27，再以包覆層25包覆該金屬柱，並研磨該包覆層25以外露該金屬柱之端面，之後形成一電性連接該導電柱體27端面之導電層260。因此，有關穿模導通(Through Molding Via，簡稱TMV)之製作方式繁多，故該導電柱體27之製程並無特別限制。
另一方面，可於該絕緣層25a上形成一包含另一導電層260a之第二線路部26a，且該第二線路部26a係於該些第二盲孔252中形成有電性連接該第二線路層221與導電層260a之第二導電盲孔262。應可理解地，該第二線路部26a與該第一線路部26可一同製作，使該第二線路部26a之佈線規格與該第一線路部26之佈線規格相同。
如圖2E所示，於該包覆層25及絕緣層25a上形成防焊層28，且於各該防焊層28上形成複數開孔280，以外露出該些導電層260,260a，供作為外接其它元件之電性接觸墊271。
於本實施例中，該第一線路部26之外露表面可供電性連接至少一如半導體晶片之電子元件31,32，如圖3所示之電子封裝件3，且該第二線路部26a之外露表面可供結合焊球33，以安裝於一電路板(圖略)上。例如，該電子元件31,32係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
再者，於圖3中，該些電子元件31,32係為規格相同或不同之半導體晶片，其具有相對之作用面31a,32a與非作用面31b,32b，該作用面31a,32a具有複數電極墊310,320，以藉由複數導電凸塊30電性連接該第一線路部26，使該些電子元件31,32以覆晶方式設於該封裝基板2上。然而，有關半導體晶片之封裝方式繁多，如打線方式，並不限於上述。
較佳地，可於該第一線路部26及該第二線路部26a之外露表面上形成表面處理層29，如圖3所示，如鎳、鈀、金、錫或其所組群組之其中一者，以利於外接其它元件。
因此，本發明之製法，主要藉由將該線路塊體24設於該基板本體2a上，再以包覆層25包覆該線路塊體24，因而無需製作凹槽，即可將該線路塊體24埋設於該包覆層25中，故相較於習知技術，本發明之封裝基板2不僅製程時間縮減，且因無需增設製作凹槽之設備而大幅減少製作經費，以有效降低該封裝基板2之製作成本。
再者，該線路塊體24與該基板本體2a係分開製作，因而能分開檢測該線路塊體24與該基板本體2a，以將檢測正常之線路塊體24設於檢測正常之基板本體2a上，進而能提升該封裝基板2之良率，故相較於習知技術，本發明之封裝基板2於設置該線路塊體24之前，若該線路塊體24或該基板本體2a之檢測結
果為不良時，只需更換該線路塊體24或該基板本體2a即可，因而能避免將該封裝基板2整體報廢之問題，進而能降低該封裝基板2之製作成本。
又，該線路塊體24係藉由該結合層23設於該第一增層線路結構21上，因而無需增加如習知導電凸塊之相關製程等其它作業，故不僅能降低該封裝基板2之製作成本，且該線路塊體24因無需進行電性對位而能避免電性連接不良之問題，使該封裝基板2之可靠性能有效提升。
另外，該線路塊體24之佈線規格可依需求設計為超細線路等級，以提升該封裝基板2之配線彈性。
本發明亦提供一種封裝基板2，係包括：一基板本體2a、至少一線路塊體24、一包覆層25、複數導電柱體27、以及一第一線路部26。
所述之基板本體2a係具有第一線路層211與第二線路層221。
所述之線路塊體24係結合於該基板本體2a上而未電性連接該第一線路層211與第二線路層221。
所述之包覆層25係設於該基板本體2a上以包覆該線路塊體24，且該線路塊體24相對結合層23(或基板本體2a)之高度h1係低於該包覆層25相對結合層23(或基板本體2a)之高度h2。
所述之導電柱體27係埋設於該包覆層25中並立設於該第一線路層211上以電性連接該第一線路層211。
所述之第一線路部26係形成於該包覆層25上，其中，該第一線路部26係具有一電性連接該導電柱體27之導電層260、及至少一電性連接該線路塊體24與該導電層260之第一導電盲孔261。
於一實施例中，該基板本體2a係包含一具有導電通孔200之核心層20、及設於該核心層20相對兩側上之第一與第二增層線路結構21,22，且該第一增層線路結構21係具有至少一第一介電層210及結合該第一介電層210之該第一線路層211，且該第二增層線路結構22係具有至少一第二介電層220及結合該第二介電層220之該第二線路層221，以令該第一線路層211與第二線路層220電性連接該導電通孔200。
於一實施例中，該導電柱體27與該導電層260係一體成形。
於一實施例中，該線路塊體24之佈線規格係不同於該第一線路層211之佈線規格。
於一實施例中，該線路塊體24之佈線規格係不同於該第一線路部26之佈線規格。
於一實施例中，該線路塊體24係為無核心層式線路結構
於一實施例中，該線路塊體24之佈線規格係為重佈線路層規格。
於一實施例中，該基板本體2a上藉由一結合層23結合該線路塊體24。例如，該結合層23係為味之素增層膜。
於一實施例中，該包覆層25係為味之素增層膜。
綜上所述，本發明之封裝基板及其製法，係藉由將該線路塊體埋設於包覆層中，因而無需製作凹槽，故本發明之封裝基板不僅能縮減製程時間，且因無需增設製作凹槽之設備而大幅減少製作經費，以有效降低該封裝基板之製作成本。
再者，該線路塊體與該基板本體係分開製作，因而能分開檢測該線路塊體與該基板本體，以將檢測正常之線路塊體設於檢測正常之基板本體上，故本發明之製法能避免將該封裝基板整體報廢之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:封裝基板
2a:基板本體
20:核心層
200:導電通孔
21:第一增層線路結構
211:第一線路層
22:第二增層線路結構
221:第二線路層
23:結合層
24:線路塊體
25:包覆層
25a:絕緣層
26:第一線路部
26a:第二線路部
260,260a:導電層
261:第一導電盲孔
262:第二導電盲孔
27:導電柱體
271:電性接觸墊
28:防銲層
280:開孔
Claims (20)
- 一種封裝基板，係包括：基板本體，係具有至少一線路層；線路塊體，係結合於該基板本體上；包覆層，係設於該基板本體上以包覆該線路塊體；導電柱體，係埋設於該包覆層中並立設於該線路層上以電性連接該線路層；以及線路部，係形成於該包覆層上，其中，該線路部係具有一電性連接該導電柱體之導電層、及至少一電性連接該線路塊體與該導電層之導電盲孔。
- 如請求項1所述之封裝基板，其中，該基板本體係包含一具有導電通孔之核心層、及設於該核心層相對兩側上之增層線路結構，且該增層線路結構係具有至少一介電層及結合該介電層之該線路層，以令該線路層電性連接該導電通孔。
- 如請求項1所述之封裝基板，其中，該導電柱體與該導電層係一體成形。
- 如請求項1所述之封裝基板，其中，該線路塊體之佈線規格係不同於該線路層之佈線規格。
- 如請求項1所述之封裝基板，其中，該線路塊體之佈線規格係不同於該線路部之佈線規格。
- 如請求項1所述之封裝基板，其中，該線路塊體係為無核心層式線路結構。
- 如請求項1所述之封裝基板，其中，該線路塊體之佈線規格係為重佈線路層規格。
- 如請求項1所述之封裝基板，其中，該基板本體上藉由結合層結合該線路塊體。
- 如請求項8所述之封裝基板，其中，該結合層係為味之素增層膜。
- 如請求項1所述之封裝基板，其中，該包覆層係為味之素增層膜。
- 一種封裝基板之製法，係包括：提供一具有至少一線路層之基板本體及至少一線路塊體；將該線路塊體結合於該基板本體上；形成包覆層於該基板本體上，以令該包覆層包覆該線路塊體；以及形成線路部於該包覆層上，且形成導電柱體於該包覆層中，以令該導電柱體電性連接該線路層，其中，該線路部係具有一電性連接該導電柱體之導電層、及至少一電性連接該線路塊體與該導電層之導電盲孔。
- 如請求項11所述之封裝基板之製法，其中，該基板本體係包含一具有導電通孔之核心層、及設於該核心層相對兩側上之增層線路結構，且該增層線路結構係具有至少一介電層及結合該介電層之該線路層，以令該線路層電性連接該導電通孔。
- 如請求項11所述之封裝基板之製法，其中，該導電柱體與該導電層係一體成形。
- 如請求項11所述之封裝基板之製法，其中，該線路塊體之佈線規格係不同於該線路層之佈線規格。
- 如請求項11所述之封裝基板之製法，其中，該線路塊體之佈線規格係不同於該線路部之佈線規格。
- 如請求項11所述之封裝基板之製法，其中，該線路塊體係為無核心層式線路結構。
- 如請求項11所述之封裝基板之製法，其中，該線路塊體之佈線規格係為重佈線路層規格。
- 如請求項11所述之封裝基板之製法，復包括於該基板本體上形成一結合層，以令該線路塊體結合至該結合層上。
- 如請求項18所述之封裝基板之製法，其中，該結合層係為味之素增層膜。
- 如請求項11所述之封裝基板之製法，其中，該包覆層係為味之素增層膜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211203514.8A CN117766505A (zh) | 2022-09-19 | 2022-09-29 | 封装基板及其制法 |
Publications (1)
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| TW202414701A true TW202414701A (zh) | 2024-04-01 |
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