CN117766505A - 封装基板及其制法 - Google Patents

Abstract

本发明提出一种封装基板及其制法。封装基板包括于一基板本体上通过结合层设置一线路块体，再以包覆层包覆该线路块体，之后于该包覆层上形成线路部，且于该包覆层中形成导电柱体，因而无需制作凹槽，即可将该线路块体埋设于该包覆层中，故本发明的封装基板能缩减工艺时间。

Description

封装基板及其制法

技术领域

本发明涉及一种半导体封装技术，尤其涉及一种用于承载半导体芯片的封装基板及其制法。

背景技术

随着电子产品在功能及处理速度的需求的提升，目前应用于芯片封装领域的技术也随之增多，例如有芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)、多芯片模块封装(Multi-Chip Module，简称MCM)等倒装芯片型态的封装模块，或将芯片立体堆叠化整合为三维集成电路(3D IC)芯片堆叠技术等。

为了针对半导体芯片的不同电性及功能需求，用以承载半导体芯片的封装基板可配置不同规格(如线宽/线距)的线路层。

图1A为现有封装基板1a的剖面示意图。如图1A所示，该封装基板1a包括：一具有多个导电通孔100的核心层10、一设于该核心层10上且电性连接该导电通孔100的增层线路结构11及至少一设于该增层线路结构11上的线路块体12，且该增层线路结构11形成有一凹槽110，以供容置该线路块体12，并使该线路块体12通过多个导电凸块120电性连接该增层线路结构11，其中，该线路块体12的布线规格不同于该增层线路结构11的布线规格。

现有封装基板1a中，该线路块体12所采用的布线规格为较小线宽/线距(L/S)，如2微米(um)，而该增层线路结构11所采用的布线规格为较大线宽/线距，如10微米(um)以上，以于后续封装工艺中，可将具有不同接点规格的半导体芯片9a,9b接置于该线路块体12与该增层线路结构11上。

再者，该线路块体12与该增层线路结构11分开制作，因而能分开检测该线路块体12与该增层线路结构11，以将检测正常的线路块体12设于检测正常的增层线路结构11上，因而有利于控制该封装基板1a的良率。

然而，于制作该封装基板1a时，需于该增层线路结构11上形成凹槽110，因而不仅工艺时间冗长，且因需增设制作凹槽110的设备而大幅增加制作经费，导致该封装基板1a的制作成本大幅提升。

再者，该线路块体12需通过多个导电凸块120设于该增层线路结构11上，因而不仅需增加多个所述导电凸块120的相关工艺，导致该封装基板1a的制作成本增加，且该线路块体12容易因对位不准确而发生电性连接不良的问题，导致该封装基板1a的可靠性不佳。

因此，为了降低制作成本，业界遂采用无凹槽的设计，如图1B所示的封装基板1b，以于制作该增层线路结构11时，一并制作该线路块体12，以令该线路块体12与该增层线路结构11一体配置，使该线路块体12埋设于该增层线路结构11中。

但是，现有无凹槽的封装基板1b中，该线路块体12与该增层线路结构11为一体配置，因而需于制作完成该线路块体12与该增层线路结构11后，才能检测该线路块体12与该增层线路结构11，故若于设置该半导体芯片9a,9b前，该线路块体12或该增层线路结构11的检测不良时，需废弃该封装基板1b，不仅大幅增加该封装基板1b的制作成本，且导致应用该封装基板1b的后端封装产品的良率难以提升。

因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种封装基板及其制法，可至少部分地解决现有技术中的问题。

本发明的封装基板，包括：基板本体，其具有至少一线路层；线路块体，其结合于该基板本体上；包覆层，其设于该基板本体上以包覆该线路块体；导电柱体，其埋设于该包覆层中并立设于该线路层上以电性连接该线路层；以及线路部，其形成于该包覆层上，其中，该线路部具有一电性连接该导电柱体的导电层及至少一电性连接该线路块体与该导电层的导电盲孔。

本发明亦提供一种封装基板的制法，包括：提供一具有至少一线路层的基板本体及至少一线路块体；将该线路块体结合于该基板本体上；形成包覆层于该基板本体上，以令该包覆层包覆该线路块体；以及形成线路部于该包覆层上，且形成导电柱体于该包覆层中，以令该导电柱体电性连接该线路层，其中，该线路部具有一电性连接该导电柱体的导电层及至少一电性连接该线路块体与该导电层的导电盲孔。

前述的封装基板及其制法中，该基板本体包含一具有导电通孔的核心层及设于该核心层相对两侧上的增层线路结构，且该增层线路结构具有至少一介电层及结合该介电层的该线路层，以令该线路层电性连接该导电通孔。

前述的封装基板及其制法中，该导电柱体与该导电层为一体成形。

前述的封装基板及其制法中，该线路块体的布线规格不同于该线路层的布线规格。

前述的封装基板及其制法中，该线路块体的布线规格不同于该线路部的布线规格。

前述的封装基板及其制法中，该线路块体为无核心层式线路结构。

前述的封装基板及其制法中，该线路块体的布线规格为重布线路层规格。

前述的封装基板及其制法中，还包括于该基板本体上形成一结合层，以令该线路块体结合至该结合层上。例如，该结合层为味之素增层膜。

前述的封装基板及其制法中，该包覆层为味之素增层膜。

由上可知，本发明的封装基板及其制法中，主要通过将该线路块体设于该基板本体上，再以包覆层包覆该线路块体，因而无需制作凹槽，即可将该线路块体埋设于该包覆层中，故相较于现有技术，本发明的封装基板不仅可缩减工艺时间，且因无需增设制作凹槽的设备而大幅减少制作经费，以有效降低该封装基板的制作成本。

再者，该线路块体与该基板本体为分开制作，因而能分开检测该线路块体与该基板本体，以将检测正常的线路块体设于检测正常的基板本体上，进而能提升该封装基板的良率，故相较于现有技术，本发明的封装基板于设置该线路块体之前，若该线路块体或该基板本体的检测结果为不良时，只需更换该线路块体或该基板本体即可，因而能避免将该封装基板整体报废的问题，进而能降低该封装基板的制作成本。

附图说明

图1A为现有封装基板及其应用的剖视示意图。

图1B为现有另一封装基板及其应用剖视示意图。

图2A至图2E为本发明的封装基板的制法的剖视示意图。

图3为图2E的后续封装制程的剖视示意图。

主要组件符号说明

1a,1b,2 封装基板

10,20 核心层

100,200 导电通孔

11 增层线路结构

110 凹槽

12,24 线路块体

120,30 导电凸块

2a 基板本体

2b 线路板体

20a 第一表面

20b 第二表面

20c 塞孔材料

201 第一内线路层

202 第二内线路层

21 第一增层线路结构

210 第一介电层

211 第一线路层

22 第二增层线路结构

220 第二介电层

221 第二线路层

23 结合层

240,25a 绝缘层

241 布线层

25 包覆层

250 穿孔

251 第一盲孔

252 第二盲孔

26 第一线路部

26a 第二线路部

260,260a 导电层

261 第一导电盲孔

262 第二导电盲孔

27 导电柱体

271 电性接触垫

28 防焊层

280 开孔

29 表面处理层

3 电子封装件

31,32 电子元件

31a,32a 作用面

31b,32b 非作用面

310,320 电极垫

33 焊球

9a,9b 半导体晶片

h1,h2 高度

L 切割路径

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附附图所示出的结构、比例、大小等，均仅用以配合说明书所公开的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所公开的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

图2A至图2E为本发明的封装基板2的制法的剖面示意图。

如图2A所示，提供一基板本体2a与一线路板体2b，该基板本体2a包含一核心层20、设于该核心层20相对两侧上的第一增层线路结构21与第二增层线路结构22，且该线路板体2b包含多个阵列排设的线路块体24。

所述的核心层20具有相对的第一表面20a及第二表面20b，且于该第一表面20a及第二表面20b上分别形成有第一内线路层201及第二内线路层202。

于本实施例中，该核心层20为单一芯层规格，其材质可依需求选用，并无特别限制，且于该核心层20中形成有至少一连通该第一与第二内线路层201,202的导电通孔200。例如，该导电通孔200中为中空柱状，其可于中空处填满塞孔材料20c，且该塞孔材料20c的种类繁多，如导电胶、油墨或其它等，并无特别限制。应可理解地，于其它实施例中，该导电通孔200亦可为实心金属柱体，而无需填入塞孔材料20c。

所述的第一增层线路结构21形成于该核心层20的第一表面20a上，且包含有至少一形成于该核心层20上的第一介电层210及结合该第一介电层210的第一线路层211，以令该第一线路层211电性连接该第一内线路层201。

于本实施例中，形成该第一介电层210的材质如聚对二唑苯

(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它等的介电材，且形成该第一线路层211的材质如铜材的导电材。

所述的第二增层线路结构22形成于该核心层20的第二表面20b上，且包含有至少一形成于该核心层20上的第二介电层220及结合该第二介电层220的第二线路层221，以令该第二线路层221电性连接该第二内线路层202。

于本实施例中，形成该第二介电层220的材质如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)或其它等的介电材，且形成该第二线路层221的材质如铜材的导电材。

所述的线路块体24为无核心层(coreless)式线路结构，其具有至少一绝缘层240及结合该绝缘层240的布线层241，且该布线层241的布线规格不同于该第一线路层211与第二线路层221的布线规格。

于本实施例中，形成该绝缘层240的材质为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)或其它等的介电材。

再者，该布线层241为重布线路层(redistribution layer，简称RDL)规格，其线宽/线距小于该第一线路层211与第二线路层221的线宽/线距。例如，该布线层241的布线规格为较小线宽/线距(L/S)，如2微米(um)，而该第一线路层211与第二线路层221所采用的布线规格为较大线宽/线距，如10微米(um)以上。

应可理解地，该线路板体2b亦可为其它配置布线的板体，如有机板材(organicmaterial)、硅板材(silicon)、陶瓷板材(ceramic)或其它具有金属布线(routing)的载板，并不限于上述。

如图2B所示，沿如图2A所示的切割路径L进行切单工艺，以获取多个线路块体24，且于该基板本体2a的第一增层线路结构21的整面上形成一结合层23，以将该线路块体24结合至该结合层23上。

于本实施例中，该结合层23为绝缘材，如味的素增层膜(Ajinomoto build-upfilm，简称ABF)或其它介电材，并以压合(Lamination)方式结合至该第一增层线路结构21上。应可理解地，该结合层23若为其它介电材，亦可采用涂布(coating)方式形成于该第一增层线路结构21上。

再者，于设置该线路块体24至该结合层23上前，先分别检测该线路块体24与该基板本体2a，以将检测正常的线路块体24设于检测正常的基板本体2a上。

如图2C所示，于该结合层23上形成一包覆该线路块体24的包覆层25，使该线路块体24埋设于该包覆层25中，且该线路块体24相对该结合层23(或基板本体2a)的高度h1低于该包覆层25相对该结合层23(或基板本体2a)的高度h2。之后，于该包覆层25上形成多个穿孔250及多个第一盲孔251，且该穿孔250延伸至该结合层23中，以令该第一线路层211外露于该穿孔250，而该第一盲孔251对应该线路块体24处，以令该布线层241外露于该第一盲孔251。

于本实施例中，该包覆层25为绝缘材，其可同于或异于该结合层23的材质。例如，该包覆层25为味之素增层膜(ABF)或其它介电材，并以压合(Lamination)方式结合至该第一增层线路结构21上。应可理解地，该包覆层25若为其它介电材，亦可采用涂布(coating)方式形成于该结合层23上。

再者，该多个穿孔250及多个第一盲孔251可采用机械钻孔、激光钻孔、蚀刻方式或其它方式等形成，并无特别限制。

另一方面，于该基板本体2a的第二增层线路结构22的整面上亦可形成一绝缘层25a，且于该绝缘层25a上形成多个第二盲孔252，以令该第二线路层221外露于该第二盲孔252。例如，该绝缘层25a采用同于该结合层23或该包覆层25的材质，如味的素增层膜(ABF)，以利于同步制作该第一盲孔251与第二盲孔252，且能节省该封装基板2的制作成本。

如图2D所示，进行图案化配线作业，以形成一导电层260于该包覆层25上，且于各该穿孔250中形成电性连接该第一线路层211与该导电层260的导电柱体27，并于各该第一盲孔251中形成电性连接该导电层260与该布线层241的第一导电盲孔261，其中，该导电层260与该第一导电盲孔261作为第一线路部26，且该布线层241的布线规格不同于该导电层260的布线规格。

于本实施例中，该导电层260的线宽/线距同于该第一线路层211的线宽/线距，如10微米(um)以上。

再者，该导电柱体27与该导电层260一体成形。或者，于其它实施例中，亦可先于该第一线路层211上形成凸出该结合层23的金属柱，以作为该导电柱体27，再以包覆层25包覆该金属柱，并研磨该包覆层25以外露该金属柱的端面，之后形成一电性连接该导电柱体27端面的导电层260。因此，有关穿模导通(Through Molding Via，简称TMV)的制作方式繁多，故该导电柱体27的工艺并无特别限制。

另一方面，可于该绝缘层25a上形成一包含另一导电层260a的第二线路部26a，且该第二线路部26a于多个第二盲孔252中形成有电性连接该第二线路层221与导电层260a的第二导电盲孔262。应可理解地，该第二线路部26a与该第一线路部26可一同制作，使该第二线路部26a的布线规格与该第一线路部26的布线规格相同。

如图2E所示，于该包覆层25及绝缘层25a上形成防焊层28，且于各该防焊层28上形成多个开孔280，以外露出多个导电层260,260a，供作为外接其它元件的电性接触垫271。

于本实施例中，该第一线路部26的外露表面可供电性连接至少一如半导体芯片的电子元件31,32，如图3所示的电子封装件3，且该第二线路部26a的外露表面可供结合焊球33，以安装于一电路板(图略)上。例如，该电子元件31,32为有源元件、无源元件或其二者组合，且该有源元件为例如半导体芯片，而该无源元件为例如电阻、电容及电感。

再者，于图3中，多个电子元件31,32为规格相同或不同的半导体芯片，其具有相对的作用面31a,32a与非作用面31b,32b，该作用面31a,32a具有多个电极垫310,320，以通过多个导电凸块30电性连接该第一线路部26，使多个电子元件31,32以倒装芯片方式设于该封装基板2上。然而，有关半导体芯片的封装方式繁多，如打线方式，并不限于上述。

较佳地，可于该第一线路部26及该第二线路部26a的外露表面上形成表面处理层29，如图3所示，如镍、钯、金、锡或其所组群组的其中一者，以利于外接其它元件。

因此，本发明的制法，主要通过将该线路块体24设于该基板本体2a上，再以包覆层25包覆该线路块体24，因而无需制作凹槽，即可将该线路块体24埋设于该包覆层25中，故相较于现有技术，本发明的封装基板2不仅工艺时间缩减，且因无需增设制作凹槽的设备而大幅减少制作经费，以有效降低该封装基板2的制作成本。

再者，该线路块体24与该基板本体2a为分开制作，因而能分开检测该线路块体24与该基板本体2a，以将检测正常的线路块体24设于检测正常的基板本体2a上，进而能提升该封装基板2的良率，故相较于现有技术，本发明的封装基板2于设置该线路块体24之前，若该线路块体24或该基板本体2a的检测结果为不良时，只需更换该线路块体24或该基板本体2a即可，因而能避免将该封装基板2整体报废的问题，进而能降低该封装基板2的制作成本。

另外，该线路块体24通过该结合层23设于该第一增层线路结构21上，因而无需增加如现有导电凸块的相关工艺等其它作业，故不仅能降低该封装基板2的制作成本，且该线路块体24因无需进行电性对位而能避免电性连接不良的问题，使该封装基板2的可靠性能有效提升。

另外，该线路块体24的布线规格可依需求设计为超细线路等级，以提升该封装基板2的配线弹性。

本发明亦提供一种封装基板2，包括：一基板本体2a、至少一线路块体24、一包覆层25、多个导电柱体27、以及一第一线路部26。

所述的基板本体2a具有第一线路层211与第二线路层221。

所述的线路块体24结合于该基板本体2a上而未电性连接该第一线路层211与第二线路层221。

所述的包覆层25设于该基板本体2a上以包覆该线路块体24，且该线路块体24相对结合层23(或基板本体2a)的高度h1低于该包覆层25相对结合层23(或基板本体2a)的高度h2。

所述的导电柱体27埋设于该包覆层25中并立设于该第一线路层211上以电性连接该第一线路层211。

所述的第一线路部26形成于该包覆层25上，其中，该第一线路部26具有一电性连接该导电柱体27的导电层260及至少一电性连接该线路块体24与该导电层260的第一导电盲孔261。

于一实施例中，该基板本体2a包含一具有导电通孔200的核心层20及设于该核心层20相对两侧上的第一与第二增层线路结构21,22，且该第一增层线路结构21具有至少一第一介电层210及结合该第一介电层210的该第一线路层211，且该第二增层线路结构22具有至少一第二介电层220及结合该第二介电层220的该第二线路层221，以令该第一线路层211与第二线路层220电性连接该导电通孔200。

于一实施例中，该导电柱体27与该导电层260为一体成形。

于一实施例中，该线路块体24的布线规格不同于该第一线路层211的布线规格。

于一实施例中，该线路块体24的布线规格不同于该第一线路部26的布线规格。

于一实施例中，该线路块体24为无核心层式线路结构

于一实施例中，该线路块体24的布线规格为重布线路层规格。

于一实施例中，该基板本体2a上通过一结合层23结合该线路块体24。例如，该结合层23为味之素增层膜。

于一实施例中，该包覆层25为味之素增层膜。

综上所述，本发明的封装基板及其制法，通过将该线路块体埋设于包覆层中，因而无需制作凹槽，故本发明的封装基板不仅能缩减工艺时间，且因无需增设制作凹槽的设备而大幅减少制作经费，以有效降低该封装基板的制作成本。

再者，该线路块体与该基板本体为分开制作，因而能分开检测该线路块体与该基板本体，以将检测正常的线路块体设于检测正常的基板本体上，故本发明的制法能避免将该封装基板整体报废的问题。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书围所列。

Claims (20)

1.一种封装基板，包括：

基板本体，其具有至少一线路层；

线路块体，其结合于该基板本体上；

包覆层，其设于该基板本体上以包覆该线路块体；

导电柱体，其埋设于该包覆层中并立设于该线路层上以电性连接该线路层；以及

线路部，其形成于该包覆层上，其中，该线路部具有一电性连接该导电柱体的导电层及至少一电性连接该线路块体与该导电层的导电盲孔。

2.如权利要求1所述的封装基板，其中，该基板本体包含一具有导电通孔的核心层及设于该核心层相对两侧上的增层线路结构，且该增层线路结构具有至少一介电层及结合该介电层的该线路层，以令该线路层电性连接该导电通孔。

3.如权利要求1所述的封装基板，其中，该导电柱体与该导电层为一体成形。

4.如权利要求1所述的封装基板，其中，该线路块体的布线规格不同于该线路层的布线规格。

5.如权利要求1所述的封装基板，其中，该线路块体的布线规格不同于该线路部的布线规格。

6.如权利要求1所述的封装基板，其中，该线路块体为无核心层式线路结构。

7.如权利要求1所述的封装基板，其中，该线路块体的布线规格为重布线路层规格。

8.如权利要求1所述的封装基板，其中，该基板本体上通过结合层结合该线路块体。

9.如权利要求8所述的封装基板，其中，该结合层为味之素增层膜。

10.如权利要求1所述的封装基板，其中，该包覆层为味之素增层膜。

11.一种封装基板的制法，包括：

提供一具有至少一线路层的基板本体及至少一线路块体；

将该线路块体结合于该基板本体上；

形成包覆层于该基板本体上，以令该包覆层包覆该线路块体；以及

形成线路部于该包覆层上，且形成导电柱体于该包覆层中，以令该导电柱体电性连接该线路层，其中，该线路部具有一电性连接该导电柱体的导电层及至少一电性连接该线路块体与该导电层的导电盲孔。

12.如权利要求11所述的封装基板的制法，其中，该基板本体包含一具有导电通孔的核心层及设于该核心层相对两侧上的增层线路结构，且该增层线路结构具有至少一介电层及结合该介电层的该线路层，以令该线路层电性连接该导电通孔。

13.如权利要求11所述的封装基板的制法，其中，该导电柱体与该导电层为一体成形。

14.如权利要求11所述的封装基板的制法，其中，该线路块体的布线规格不同于该线路层的布线规格。

15.如权利要求11所述的封装基板的制法，其中，该线路块体的布线规格不同于该线路部的布线规格。

16.如权利要求11所述的封装基板的制法，其中，该线路块体为无核心层式线路结构。

17.如权利要求11所述的封装基板的制法，其中，该线路块体的布线规格为重布线路层规格。

18.如权利要求11所述的封装基板的制法，其中，该制法还包括于该基板本体上形成一结合层，以令该线路块体结合至该结合层上。

19.如权利要求18所述的封装基板的制法，其中，该结合层为味之素增层膜。

20.如权利要求11所述的封装基板的制法，其中，该包覆层为味之素增层膜。