TW201813021A - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件係包括：第一線路結構；設於該第一線路結構上之電子元件與導電柱；設於該電子元件上之導電體；包覆該電子元件、導電體與導電柱之包覆層；以及形成於該包覆層上之第二線路結構，以藉由該導電體凸出該電子元件上之保護膜，而增加研磨製程容許誤差範圍及減少成本。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝技術，尤指一種堆疊型電子封裝件及其製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型電子產品。
第1圖係為習知用於PoP之半導體封裝件1的剖面示意圖。如第1圖所示，該半導體封裝件1係包括一具有至少一線路層101之封裝基板10、以及結合於該線路層101上之一半導體元件11。
具體地，該半導體元件11具有相對之作用面11a與非作用面11b，該作用面11a具有複數電極墊110，其上設有銲錫凸塊12、鈍化層120與該保護膜111，該些銲錫凸塊12凸出該鈍化層120，而該保護膜111包覆該些銲錫凸塊12，且該非作用面11b藉由黏著層13設於該封裝基板10上。
再者，於該封裝基板10上形成有一封裝膠體15，以包覆該保護膜111及該半導體元件11，且形成複數導電通孔14於該封裝膠體15中，以令該導電通孔14之端面外露於該封裝膠體15，俾供後續藉由銲球(圖略)結合一如半導體晶片、矽中介板或封裝結構等之電子裝置(圖略)。
又，藉由整平製程(如第1圖中之整平面Y)，移除部分該封裝膠體15、導電通孔14、銲錫凸塊12與該保護膜111，令該銲錫凸塊12與該保護膜111外露於該封裝膠體15，俾供後續藉由線路(圖略)電性連接該銲錫凸塊12。
然而，習知半導體封裝件1之製法中，該保護膜111覆蓋該銲錫凸塊12，故於整平製程時，除了研磨該封裝膠體15外，還需研磨該保護膜111之部分材質以露出該銲錫凸塊12，因而會增加研磨介面，導致發生過磨及作業性不佳等問題。
再者，習知半導體封裝件1中，係以該導電通孔14之外露端面作為外接點，故當外接點之數量需增加時，該導電通孔14之間的間距需縮小，此時各該導電通孔14之端面上之銲球之間容易發生橋接(bridge)。
因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：第一線路結構，係具有相對之第一側與第二側，且該第一側上形成有電性連接該第一線路結構之導電柱；電子元件，係設於該第一線路結構之第一側上，且該電子元件上係結合並電性連接複數導電體；包覆層，係形成於該第一線路結構之第一側上，以令該包覆層包覆該電子元件、該導電體與該導電柱，且令該導電體之端面與該導電柱之端面外露於該包覆層；以及第二線路結構，係形成於該包覆層上且電性連接至該導電柱之端面與該導電體之端面。
本發明復提供一種電子封裝件之製法，係包括：提供一第一線路結構，該第一線路結構具有相對之第一側與第二側；於該第一側上形成電性連接該第一線路結構之導電柱，且於該第一側上設置電子元件，其中，該電子元件上係結合並電性連接複數導電體；形成包覆層於該第一線路結構之第一側上，以令該包覆層包覆該電子元件、該導電體與該導電柱，且令該導電體之端面與該導電柱之端面外露於該包覆層；以及形成第二線路結構於該包覆層上，且令該第二線路結構電性連接至該導電柱之端面與該導電體之端面。
前述之電子封裝件及其製法中，該電子元件係具有保 護膜，且該導電體凸出該保護膜。
前述之電子封裝件及其製法中，該電子元件係具有相對之作用面與非作用面，且該作用面結合並電性連接該些導電體。
前述之電子封裝件及其製法中，該電子元件係具有線路層，以結合並電性連接該些導電體。
前述之電子封裝件及其製法中，該包覆層之表面係齊平該導電柱之端面。
前述之電子封裝件及其製法中，該包覆層之表面係齊平該導電體之端面。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第一線路結構之第二側上。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第二線路結構上。
由上可知，本發明之電子封裝件及其製法，主要藉由該導電體凸出該保護膜，以增加研磨製程容許誤差範圍及減少成本。
再者，藉由該第一與第二線路結構之接觸墊作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該導電元件之間發生橋接。
又，藉由在該電子元件之上、下方形成第一與第二線路結構，而無需使用傳統的封裝基板，故可減少該電子封裝件之厚度，並降低生產成本。
1‧‧‧半導體封裝件
10‧‧‧封裝基板
101,31‧‧‧線路層
11‧‧‧半導體元件
11a,21a‧‧‧作用面
11b,21b‧‧‧非作用面
110,210‧‧‧電極墊
111,211‧‧‧保護膜
12‧‧‧銲錫凸塊
120‧‧‧鈍化層
13‧‧‧黏著層
14‧‧‧導電通孔
15‧‧‧封裝膠體
2‧‧‧電子封裝件
20‧‧‧第一線路結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧第一絕緣層
201‧‧‧第一線路重佈層
21‧‧‧電子元件
22‧‧‧導電體
23‧‧‧導電柱
24,91‧‧‧結合層
25‧‧‧包覆層
26‧‧‧第二線路結構
260,260’‧‧‧第二絕緣層
261,261’‧‧‧第二線路重佈層
27,29‧‧‧導電元件
270‧‧‧凸塊底下金屬層
28‧‧‧絕緣保護層
30‧‧‧絕緣層
4‧‧‧半導體晶片
9‧‧‧承載板
90‧‧‧離型層
第1圖係為習知半導體封裝件的剖面示意圖；以及第2A至2D圖係為本發明之電子封裝件及其製法的剖面示意圖，其中，第2D’圖係為第2D圖之另一實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一設於承載板9上之第一線路結構20，該第一線路結構20具有相對之第一側20a與第二側20b，且該第一線路結構20以其第二側20b結合至該承載板9上。接著，於該第一側20a上形成複數電性連接 該第一線路結構20之導電柱23，且設置電子元件21於該第一線路結構20之第一側20a上，其中，該電子元件21上係結合並電性連接複數導電體22，且該導電體22係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
於本實施例中，該第一線路結構20係包括至少一第一絕緣層200與設於該第一絕緣層200上之一第一線路重佈層(redistribution layer，簡稱RDL)201。例如，形成該第一線路重佈層201之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。
再者，該承載板9例如為半導體材質(如矽或玻璃)之圓形板體，其上以塗佈方式依序形成有一離型層90與一結合層91，以供該第一線路結構20設於該結合層91上。
又，該導電柱23係設於該第一線路重佈層201上並電性連接該第一線路重佈層201，且形成該導電柱23之材質係為如銅之金屬材或銲錫材。
另外，該電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b藉由一結合層24黏固於該第一線路結構20之第一側20a上，而該作用面21a具有一 如鈍化材之保護膜211與外露出該保護膜211之複數電極墊210，且該導電體22形成於該電極墊210上並凸出該保護膜211。
如第2B圖所示，形成一包覆層25於該第一線路結構20之第一側20a上，以令該包覆層25包覆該電子元件21、該些導電體22與該些導電柱23，再藉由整平製程，令該導電柱23之端面與該導電體22之端面外露於該包覆層25，使該包覆層25之表面齊平該導電柱23之端面與該導電體22之端面。
於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20之第一側20a上。
再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該導電體22之部分材質與該包覆層25之部分材質。
如第2C圖所示，形成一第二線路結構26於該包覆層25上，且該第二線路結構26電性連接該些導電柱23與該導電體22。
於本實施例中，該第二線路結構26係包括複數第二絕緣層260,260’、及設於該第二絕緣層260,260’上之複數第二線路重佈層(RDL)261,261’，且最外層之第二絕緣層260’可作為防銲層，以令最外層之第二線路重佈層261’外露於該防銲層。或者，該第二線路結構26亦可僅包括單一第二絕緣層260及單一第二線路重佈層261。
再者，形成該第二線路重佈層261,261’之材質係為銅，且形成該第二絕緣層260,260’之材質係為如聚對二唑苯(PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)之介電材。
又，形成複數如銲球之導電元件27於最外層之第二線路重佈層261’上，俾供後續接置如封裝結構或其它結構(如另一封裝件或晶片)之電子裝置(圖略)。例如，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之第二線路重佈層261’上，以利於結合該導電元件27。
如第2D圖所示，移除該承載板9及其上之離型層90與結合層91。之後，可形成複數如銲球之導電元件29於該第一線路結構20之第二側20b上，俾供後續接置如封裝結構或如另一封裝件或半導體晶片4之電子裝置。
於本實施例中，形成一如防銲層之絕緣保護層28於該第一線路結構20之第二側20b上，且形成複數開孔於該絕緣保護層28上，以令該第一線路重佈層201外露於該些開孔，俾供結合該些導電元件29。
如第2D’圖所示，於另一實施例之電子封裝件2’中，在第2A圖之製程時，該電子元件21之作用面21a上係形成有至少一如鈍化層之絕緣層30與形成於該絕緣層30上並電性連接該電極墊210之線路層31，且該電子元件21以該線路層31結合並電性連接該些導電體22，而該保護膜211係形成於最外層之絕緣層30上，且使該導電體 22凸出該保護膜211。
因此，本發明之電子封裝件2,2’之製法係藉由該導電體22凸出該保護膜211，以於整平製程時，只需移除(研磨)該金屬材(該導電體22與該導電柱23)及封裝材(該包覆層25)之部分材質，而無需移除(研磨)該保護膜211之部分材質，因而能減少研磨介面，故能增加研磨製程容許誤差範圍及減少成本。若如同習知技術，該導電體22被保護膜覆蓋，則需研磨保護膜的部分材質，因而會增加研磨介面，故會發生過磨及作業性不佳等問題。
再者，該第一與第二線路結構20,26之接觸墊(即該第一與第二線路重佈層201,261’外露於該絕緣保護層28與第二絕緣層260’)作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該導電元件27,29之間發生橋接。
又，該電子元件21之上、下側均形成有線路結構(即該第一與第二線路結構20,26)，因而無需使用習知封裝基板，故可減少該電子封裝件2之厚度，並降低生產成本(即免用習知封裝基板)。
本發明亦提供一種電子封裝件2，其包括：一第一線路結構20、一電子元件21、一包覆層25以及一第二線路結構26。
所述之第一線路結構20係具有相對之第一側20a與第二側20b，該第一側20a上形成有複數導電柱23，且該導電柱23電性連接該第一線路結構20。
所述之電子元件21係設於該第一線路結構20之第一側20a上，且該電子元件21上係結合並電性連接複數導電體22。
所述之包覆層25係形成於該第一線路結構20之第一側20a上，以令該包覆層25包覆該電子元件21、該導電體22與該些導電柱23，且令該導電柱23之端面與該導電體22之端面外露於該包覆層25。
所述之第二線路結構26係形成於該包覆層25上，且該第二線路結構26電性連接該導電柱23與該導電體22。
於一實施例中，該電子元件21係覆蓋有一保護膜211，且該導電體22凸出該保護膜211。
於一實施例中，該電子元件21係具有相對之作用面21a與非作用面21b，且該作用面21a結合並電性連接該些導電體22。
於一實施例中，該包覆層25之表面係齊平該導電柱23之端面與該導電體22之端面。
於一實施例中，該電子元件21係具有線路層31，以結合並電性連接該些導電體22。
於一實施例中，該電子封裝件2復包括複數導電元件29，係形成於該第一線路結構20之第二側20b上。
於一實施例中，該電子封裝件2復包括複數導電元件27，係形成於該第二線路結構26上。
綜上所述，本發明之電子封裝件及其製法，係藉由該導電體凸出該保護膜，以減少研磨介面、增加研磨製程容 許誤差範圍及減少成本，且藉由該第一與第二線路結構之設計，不僅使封裝件的尺寸較小，且能增加外接點之數量，並當應用於細間距產品時，可避免各該導電元件之間發生橋接。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (17)

  1. 一種電子封裝件，係包括：第一線路結構，係具有相對之第一側與第二側，且該第一側上形成有電性連接該第一線路結構之導電柱；電子元件，係設於該第一線路結構之第一側上，且該電子元件上係結合並電性連接複數導電體；包覆層，係形成於該第一線路結構之第一側上，以令該包覆層包覆該電子元件、該導電體與該導電柱，且令該導電體之端面與該導電柱之端面外露於該包覆層；以及第二線路結構，係形成於該包覆層上且電性連接至外露於該包覆層之該導電柱之端面與該導電體之端面。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係具有一保護膜，且該導電體凸出該保護膜。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係具有相對之作用面與非作用面，且該作用面結合並電性連接該些導電體。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係具有線路層，以結合並電性連接該些導電體。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該包覆層之表面係齊平該導電柱之端面。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該包覆層之表面係齊平該導電體之端面。
  7. 如申請專利範圍第1項所述之電子封裝件，復包括形成 於該第一線路結構之第二側上之複數導電元件。
  8. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該第二線路結構上之複數導電元件。
  9. 一種電子封裝件之製法，係包括：提供一第一線路結構，該第一線路結構具有相對之第一側與第二側；於該第一側上形成電性連接該第一線路結構之導電柱，且設置電子元件於該第一線路結構之第一側上，其中，該電子元件上係結合並電性連接複數導電體；形成包覆層於該第一線路結構之第一側上，以令該包覆層包覆該電子元件、該導電體與該導電柱，且令該導電體之端面與該導電柱之端面外露於該包覆層；以及形成第二線路結構於該包覆層上，且令該第二線路結構電性連接至外露於該包覆層之該導電柱之端面與該導電體之端面。
  10. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該電子元件係具有保護膜，且該導電體凸出該保護膜。
  11. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該電子元件係具有相對之作用面與非作用面，且該作用面結合並電性連接該些導電體。
  12. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該電子元件係具有線路層，以結合並電性連接該些導電體。
  13. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該包覆層之表面係齊平該導電柱之端面。
  14. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該包覆層之表面係齊平該導電體之端面。
  15. 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成複數導電元件於該第一線路結構之第二側上。
  16. 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成複數導電元件於該第二線路結構上。
  17. 如申請專利範圍第9項所述之電子封裝件之製法，復包括藉由研磨方式移除該導電柱之部分材質、該導電體之部分材質與該包覆層之部分材質，以令該導電體之端面與該導電柱之端面外露於該包覆層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN116581091B (zh) * 2023-07-13 2024-01-12 芯爱科技(南京)有限公司 电子封装件及其制法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202651107U (zh) * 2012-06-25 2013-01-02 欣兴电子股份有限公司 具中介层的封装基板及其封装结构
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI753700B (zh) * 2020-12-11 2022-01-21 矽品精密工業股份有限公司 電子封裝件及其製法

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