KR102616664B1 - 솔리드 스테이트 드라이브 패키지 - Google Patents

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남태덕
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Abstract

솔리드 스테이트 드라이브 패키지가 제공된다. 솔리드 스테이트 드라이브 패키지는 집적 회로 기판; 및 상기 집적 회로 기판 상에 배치된 복수 개의 제 1 메모리 칩들을 포함하되, 상기 집적 회로 기판은 하부 재배선층, 상기 하부 재배선층 상에 배치되는 컨트롤러 칩 및 제 2 메모리 칩, 및 상기 컨트롤러 칩 및 상기 제 2 메모리 칩의 둘레에 배치되며 상기 하부 재배선층과 연결되는 연결 기판을 포함하되, 상기 제 1 메모리 칩들은 상기 연결 기판 및 상기 하부 재배선층을 통해 상기 컨트롤러 칩 및 상기 제 2 메모리 칩과 전기적으로 연결될 수 있다.

Description

솔리드 스테이트 드라이브 패키지{Solid state drive package}
본 발명은 반도체 장치에 관한 것으로서, 보다 소형화된 솔리드 스테이트 드라이브 패키지를 제공하는데 있다.
정보화 사회의 도래와 함께 개인이 저장하고 이동해야 할 데이터의 양도 폭발적으로 늘어나고 있다. 이와 같은 정보 저장매체의 수요 증가로 인해, 다양한 종류의 개인용 외장 저장 장치들이 개발되고 있다. 외장 저장 장치는 단일의 저장 장치로 구성되어 호스트 장치에 접속되며, 호스트 장치의 명령에 따라 데이터를 저장하거나 데이터를 읽어낸다.
최근에는 솔리드 스테이트 드라이브(SSD: solid state drive)와 같은 비휘발성 반도체 소자를 이용한 메모리 장치가 하드디스크 드라이브(HDD: hard disk drive)를 점차 대체하고 있다. 솔리드 스테이트 드라이브는 점차 소형화 되고 있으며, 솔리드 스테이트 드라이브를 더 짧은 기간 내에 저렴한 비용으로 개발할 필요가 있다.
본원 발명이 해결하고자 하는 과제는 보다 소형화된 솔리드 스테이트 드라이브 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지는 집적 회로 기판; 및 상기 집적 회로 기판 상에 배치된 복수 개의 제 1 메모리 칩들을 포함하되, 상기 집적 회로 기판은 하부 재배선층, 상기 하부 재배선층 상에 배치되는 컨트롤러 칩 및 제 2 메모리 칩, 및 상기 컨트롤러 칩 및 상기 제 2 메모리 칩의 둘레에 배치되며 상기 하부 재배선층과 연결되는 연결 기판을 포함하되, 상기 제 1 메모리 칩들은 상기 연결 기판 및 상기 하부 재배선층을 통해 상기 컨트롤러 칩 및 상기 제 2 메모리 칩과 전기적으로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지는 집적 회로 기판; 및 상기 집적 회로 기판 상에 배치된 복수 개의 제 1 메모리 칩들을 포함하되, 상기 집적 회로 기판은: 캐비티를 갖는 연결 기판; 상기 연결 기판의 상기 캐비티 내에 배치되는 컨트롤러 칩 및 제 2 메모리 칩; 상기 연결 기판의 하면, 상기 컨트롤러 칩의 하면, 및 상기 제 2 메모리 칩의 하면을 덮는 하부 재배선층; 및 상기 연결 기판의 상면, 상기 컨트롤러 칩의 상면, 및 상기 제 2 메모리 칩의 상면을 덮는 상부 재배선층을 포함하며, 상기 제 1 메모리 칩들은 상기 상부 및 하부 재배선층들 및 상기 연결 기판을 통해 상기 컨트롤러 칩 및 상기 제 2 메모리 칩과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 솔리드 스테이트 드라이브가 하나의 반도체 패키지로 구성되므로, 휴대 전자 장치에 탑재하는 것이 용이할 수 있다. 또한, 컨트롤러 칩이 탑재된 집적 회로 기판 상에 비휘발성 메모리 칩들이 탑재되므로, 솔리드 스테이트 드라이브 패키지의 두께를 줄일 수 있다.
따라서, 솔리드 스테이트 드라이브 패키지는 물리적 공간을 적게 차지하면서 휴대 전자 장치에 탑재되므로, 휴대 전자 장치의 소형화가 가능하고, 휴대 전자 장치에 요구되는 다른 전자 부품(예를 들어, 배터리 등)의 크기를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 개략적인 구성을 나타내는 블록도이다.
도 2 내지 도 12는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 사시도이다.
도 14a, 도 14b, 및 도 15 내지 도 21은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도 1 내지 도 13을 참조하여 본 발명의 실시예들에 따른 스테이트 드라이브 패키지에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 개략적인 구성을 나타내는 블록도이다.
도 1을 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 호스트(즉, 외부 전자 장치)로부터 읽기/쓰기 요청에 응답하여 데이터를 저장하거나 독출할 수 있다. 솔리드 스테이트 드라이브 패키지(1000)는 SSD 컨트롤러(1), 입출력 인터페이스(2), 복수 개의 비휘발성 메모리 소자들(3), 및 버퍼 메모리 소자(4)를 포함할 수 있다.
SSD 컨트롤러(1)는 입출력 인터페이스(2)를 통해 호스트와 신호를 교환할 수 있다. 여기서, SSD 컨트롤러(1)와 호스트 사이의 신호는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(1)는 호스트의 커맨드에 따라 해당 낸드 플래시 메모리에 데이터를 쓰기나 해당 낸드 플래시 메모리로부터 데이터를 읽어낼 수 있다.
입출력 인터페이스(2)는 호스트와 솔리드 스테이트 드라이브 패키지(1000)와의 물리적 연결을 제공한다. 즉, 입출력 인터페이스(2)는 호스트의 버스 포맷(Bus format)에 대응하여 솔리드 스테이트 드라이브 패키지(1000)와의 인터페이싱을 제공한다. 호스트의 버스 포맷은 USB(Universal Serial Bus), PCI express, SATA(Serial ATA), PATA(Parallel ATA) 등으로 구성될 수 있다.
비휘발성 메모리 소자들(3)은 대용량 및 고속의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 이와 달리, 비휘발성 메모리 소자들(3)은 상변화 메모리(Phase Change Random Access Memory; PRAM), 자기 메모리(Magnetic Random Access Memory; MRAM), 저항성 메모리(ReRAM), 강자성 메모리(Ferromagnetic Random Access Memory; FRAM), 또는 NOR 플래시 메모리 등일 수 있다.
버퍼 메모리 소자(4)는 SSD 컨트롤러(1)와 비휘발성 메모리 소자들(3) 사이에 송수신되는 데이터와, SSD 컨트롤러(1)와 호스트 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리 소자(4)는 비휘발성 메모리 소자(3)의 효율적 관리를 위해 사용되는 소프트웨어(S/W)를 구동하는데 사용될 수 있다. 버퍼 메모리 소자(4)는 DRAM 또는 SRAM과 같이 랜덤 액세스가 가능한 메모리로 구성될 수 있다. 이와 달리, 버퍼 메모리 소자(4)는 플래시 메모리(Flash Memory), PRAM, MRAM, ReRAM, FRAM 등의 비휘발성 메모리로 구현될 수도 있다.
도 2 내지 도 12는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지를 나타내는 단면도들이다. 도 13은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 사시도이다.
도 2 및 도 13을 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 집적 회로 기판(100) 및 집적 회로 기판(100) 상에 실장된 상부 패키지(200)를 포함할 수 있다.
실시예들에 따르면, 집적 회로 기판(100)은 연결 기판(110), 버퍼 메모리 칩(10), 컨트롤러 칩(20), 하부 재배선층(120), 및 하부 몰드막(130)을 포함할 수 있다.
보다 상세하게, 연결 기판(110)은 복수 개의 절연층들(111), 배선 패턴들(113), 도전성 비아들(115), 및 하부 및 상부 패드들(117a, 117b)을 포함할 수 있다. 일 예로, 연결 기판(110)은 인쇄 회로 기판(PCB)일 수 있다. 하부 및 상부 패드들(117a, 117b)은 연결 기판(110)의 하면 및 상면에 각각 배치될 수 있으며, 배선 패턴들(113)은 절연층들(111) 사이에 개재되며, 도전성 비아들(115)과 접속할 수 있다. 하부 패드(117a)와 상부 패드(117b)는 도전성 비아들(115) 및 배선 패턴들(113)을 통해 전기적으로 연결될 수 있다. 일 예에 따르면, 연결 기판(110)의 캐비티(110c)는 집적 회로 기판(100)의 중앙에 위치할 수 있다. 즉, 연결 기판(110)이 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)의 둘레 배치될 수 있다. 다시 말해, 연결 기판(110)의 도전성 비아들(115)은 버퍼 메모리 칩(10)의 일측 및 컨트롤러 칩(20)의 일측에 배치될 수 있다.
버퍼 메모리 칩(10) 및 컨트롤러 칩(20)은 연결 기판(110)의 캐비티(110c) 내에 제공될 수 있다. 일 예에서, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)은 연결 기판(110)의 캐비티(110c) 내에서 서로 이격되어 제공될 수 있다.
실시예들에 따르면, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20) 각각은 그 하면에 배치된 칩 패드들(11, 21)을 포함할 수 있다. 버퍼 메모리 칩(10)의 두께 및 컨트롤러 칩(20)의 두께는 연결 기판(110)의 두께와 실질적으로 같거나 작을 수 있다. 일 예로, 버퍼 메모리 칩(10)의 상면 및 컨트롤러 칩(20)의 상면은 연결 기판(110)의 상면과 실질적으로 동일한 레벨에 위치하거나, 도 3에 도시된 바와 같이, 아래에 위치할 수 있다. 이와 달리, 버퍼 메모리 칩(10)의 상면 및 컨트롤러 칩(20)의 상면은, 도 4에 도시된 바와 같이, 연결 기판(110)의 상면보다 위에 위치할 수도 있다.
버퍼 메모리 칩(10)은 휘발성(volatile) 메모리 칩일 수 있으며, 예를 들어, DRAM (dynamic random access memory) 칩일 수 있다. 이와 달리, 버퍼 메모리 칩(10)은 PRAM 칩, RRAM 칩, FeRAM 칩 또는 MRAM 칩 이 이용될 수도 있다.
실시예들에서, 컨트롤러 칩(20)은 중앙처리장치(CPU), 내부 메모리(internal memory), 버퍼 메모리 제어부(buffer memory control unit), 호스트 인터페이스, 및 플래시 인터페이스를 포함할 수 있다.
컨트롤러 칩(20)은 SATA (serial advanced technology attachment) 표준, PATA (parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄한다. 상기 PATA 표준은 IDE(integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄한다.
하부 재배선층(120)은 버퍼 메모리 칩(10)의 하면, 컨트롤러 칩(20)의 하면, 및 연결 기판(110)의 하면 상에 배치될 수 있다. 하부 재배선층(120)은 버퍼 메모리 칩(10), 컨트롤러 칩(20), 및 연결 기판(110)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 연결 기판(110)은 제 1 두께(T1)를 가질 수 있으며, 하부 재배선층(120)은 제 1 두께(T1)보다 작은 제 2 두께(T2)를 가질 수 있다. 일 예에서, 하부 재배선층(120)의 제 2 두께(T2)는 버퍼 메모리 칩(10)의 두께, 또는 컨트롤러 칩(20)의 두께보다도 작을 수 있다.
상세하게, 하부 재배선층(120)은 복수 개의 하부 절연층들(121), 하부 재배선 패턴들(123), 하부 재배선 비아들(125), 및 외부 접속 패드들(127)을 포함할 수 있다.
하부 재배선 패턴들(123)은 하부 절연층들(121) 사이에 배치될 수 있으며, 하부 재배선 비아들(125)은 서로 다른 층의 하부 재배선 패턴들(123)을 전기적으로 연결할 수 있다. 하부 재배선 비아들(125) 중 일부는 하부 절연층들(121)을 관통하여 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)의 칩 패드들(11, 21)과 하부 재배선 패턴들(123)을 전기적으로 연결할 수 있다. 하부 재배선 패턴들(123)은 전기적 신호를 인가는 신호 라인들, 접지 또는 전원 전압을 인가하는 전원 라인들을 포함할 수 있다.
외부 접속 패드들(127)은 하부 절연층(121) 상에 배치될 수 있으며, 하부 절연층(121) 상에 외부 접속 패드들(127)을 노출시키는 하부 보호층(129)이 배치될 수 있다. 하부 보호층(129)은 하부 절연층들(121)과 다른 절연 물질로 이루어질 수 있으며, 예를 들어, 하부 몰드막(130)과 동일한 물질로 이루어질 수 있다. 외부 접속 패드들(127)에 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(150)이 부착될 수 있다. 즉, 하부 재배선층(120)의 하면에 외부 접속 단자들(150)로서 볼 그리드 어레이(ball grid array; BGA)가 제공될 수 있다. 외부 접속 단자들(150)은 하부 재배선층(120)을 통해 연결 기판(110), 버퍼 메모리 칩(10), 및 컨트롤러 칩(20)과 전기적으로 연결될 수 있다. 이에 따라, 솔리드 스테이트 드라이브 패키지(1000)가 볼 그리드 어레이를 통해 외부 전자 장치와 직접 접속될 수 있다. 외부 접속 패드들(127)은 데이터 신호를 송수신하는 데이터 패드들, 커맨드/어드레스 신호를 송수신하는 커맨드/어드레스 패드들, 접지 또는 전원 전압이 인가되는 전원 패드들, 및 솔리드 스테이트 드라이브 패키지(1000)를 테스트하기 위한 테스트 패드들을 포함할 수 있다.
일 예에 따르면, 외부 접속 패드들(127) 중 일부는, 도 13에 도시된 바와 같이, 외부 접속 단자들(150)이 부착되지 않고 대기에 노출될 수 있다. 이와 같이, 외부 접속 단자들(150)이 부착되지 않은 외부 접속 패드들(127)은 솔리드 스테이트 드라이브 패키지(1000)의 전기적 테스트를 위한 테스트 패드로 사용될 수 있다.
실시예들에 따르면, 하부 재배선 패턴들 및 비아들(123, 125)은 버퍼 메모리 칩(10)과 컨트롤러 칩(20)을 전기적 연결할 수 있다. 또한, 하부 재배선 패턴들 및 비아들(123, 125)은 연결 기판(110)과 버퍼 메모리 칩(10) 또는 컨트롤러 칩(20)을 전기적으로 연결할 수 있다. 또한, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)은 하부 재배선 패턴들 및 비아들(123, 125)을 통해 외부 접속 패드들(127)과 전기적으로 연결될 수 있다.
하부 몰드막(130)은 버퍼 메모리 칩(10)의 상면, 컨트롤러 칩(20)의 상면, 및 연결 기판(110)의 상면을 덮으며, 연결 기판(110)의 캐비티(110c)를 채울 수 있다. 하부 몰드막(130)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
일 예에서, 하부 몰드막(130)은 연결 기판(110)의 상부 패드(117b)를 노출시킬 수 있다. 하부 몰드막(130)에 의해 노출된 상부 패드(117b)에 연결 단자(250)가 부착될 수 있다.
실시들에 따르면, 상부 패키지(200)는 패키지 기판(210), 패키지 기판(210) 상에 실장된 복수 개의 비휘발성 메모리 칩들(30), 수동 소자들(40), 및 상부 몰드막(230)을 포함할 수 있다.
보다 상세하게, 패키지 기판(210)은 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 일 예에 따르면, 패키지 기판(210)은 그 내부에 내부 배선들(IC)이 형성된 인쇄회로기판(printed circuit board)일 수 있다. 패키지 기판(210)은 그것의 상면에 배치되는 본딩 패드들(211) 및 그것의 하면에 배치되는 접속 패드들(213)을 포함할 수 있다. 본딩 패드들(211)은 내부 배선들(IC)을 통해 접속 패드들(213)과 전기적으로 연결될 수 있다. 본딩 패드들(211)은 금속 와이어(W)를 통해 비휘발성 메모리 칩들(30)의 입출력 패드들(31)과 전기적으로 연결될 수 있으며, 접속 패드들(213)에 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 연결 단자들(250)이 부착될 수 있다.
일 예에 따르면, 패키지 기판(210) 상에 제 1 및 제 2 칩 스택들(ST1, ST2) 및 수동 소자들(40)이 실장될 수 있다.
제 1 및 제 2 칩 스택들(ST1, ST2) 각각은 계단식(stairwise) 또는 캐스케이드(cascade) 구조로 적층된 복수 개의 비휘발성 메모리 칩들(30)을 포함할 수 있다. 비휘발성 메모리 칩들(30)은 예를 들어, NAND 플래시 메모리 칩들일 수 있다.
비휘발성 메모리 칩들(30) 각각은 신호들을 입출력하는 입출력 패드들(31)을 포함할 수 있다. 비휘발성 메모리 칩들(30)은 접착막을 이용하여 비휘발성 메모리 칩들(30)이 적층될 수 있으며, 비휘발성 메모리 칩들(30)은 각각의 아래에 위치하는 비휘발성 메모리 칩(30)의 입출력 패드들(31)을 노출시키면서 적층될 수 있다. 또한, 비휘발성 메모리 칩들(30)은 계단 방향을 변경하면서 적층될 수 있다. 다시 말해, 제 1 및 제 2 칩 스택들(ST1, ST2) 각각은 서로 반대의 계단 방향을 갖는 하부 스택(30a)과 상부 스택(30b)을 포함할 수 있다. 비휘발성 메모리 칩들(30)의 입출력 패드들(31)은 금속 와이어(W)를 통해 서로 전기적으로 연결될 수 있다.
수동 소자들(40)은 저항(resistor), 커패시터(capacitor), 인덕터(inductor), 써미스터(thermistor), 오실레이터(oscillator), 페라이트 비드(ferrite bead), 안테나(antenna), 배리스터(varistor), 및 크리스탈(crystal) 중에서 선택되는 하나 이상일 수 있다. 그러나, 여기에 한정되는 것은 아니며 다른 임의의 수동 소자도 될 수 있다. 수동 소자들(40)은 패키지 기판(210)의 본딩 패드들(211)에 접속될 수 있으며, 패키지 기판(210)의 내부의 내부 배선들(IC) 및 집적 회로 기판(100)의 연결 기판(110) 및 하부 재배선층(120)을 통해 집적 회로 기판(100)의 컨트롤러 칩(20) 및 버퍼 메모리 칩(10)과 전기적으로 연결될 수 있다.
상부 몰드막(230)은 패키지 기판(210)의 상면 상에서 제 1 및 제 2 칩 스택들(ST1, ST2) 및 수동 소자들(40)을 덮을 수 있다. 상부 몰드막(230)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
일 예에 따르면, 상부 패키지(200)는 솔더 볼과 같은 연결 단자(250)를 통해 집적 회로 기판(100)과 전기적으로 연결될 수 있다. 즉, 연결 단자가(250) 패키지 기판(210)의 접속 패드들(213)과 집적 회로 기판(100)의 상부 패드(17b)에 부착될 수 있다. 상부 패키지(200)가 연결 단자(250)를 통해 집적 회로 기판(100) 상에 실장되므로, 상부 패키지(200)의 하면과 집적 회로 기판(100)의 상면 사이에 갭이 존재할 수 있다.
실시예들에 따르면, 상부 패키지(200)는 연결 단자(250), 연결 기판(110), 및 하부 재배선층(120)을 통해 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)과 전기적으로 연결될 수 있다. 즉, 상부 패키지(200) 내의 비휘발성 메모리 칩들(30)은 집적 회로 기판(100)의 컨트롤러 칩(20)에 의해 제어될 수 있으며, 집적 회로 기판(100)의 버퍼 메모리 칩(10)에 데이터를 임시로 저장하거나 독출할 수 있다. 또한, 수동 소자들(40)이 연결 단자(250), 연결 기판(110), 및 하부 재배선층(120)을 통해 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)과 전기적으로 연결될 수 있다.
도 3 내지 도 6을 참조하여, 본 발명의 다양한 실시예들에 따른 솔리드 스테이트 드라이브 패키지에 대해 설명한다. 도 3 내지 도 6에 도시된 실시예들에서 도 2를 참조하여 설명한 바와 중복되는 내용들은 생략하기로 한다.
도 3 및 도 4를 참조하면, 수동 소자들(40)이 연결 기판(110) 내에 임베디드(embedded)될 수 있다. 즉, 수동 소자들(40)은 연결 기판(110) 내의 배선 패턴들(113), 도전성 비아들(115), 및 하부 및 상부 패드들(117a, 117b)과 전기적으로 연결될 수 있다. 연결 기판(110) 내에서 수동 소자들(40)의 위치는 다양하게 변경될 수 있으며, 도 4에 도시된 바와 같이, 버퍼 메모리 칩(10)과 컨트롤러 칩(20) 사이에 제공될 수도 있다. 일 예에서, 수동 소자들(40)은 배선 패턴들(113), 도전성 비아들(115), 및 하부 및 상부 패드들(117a, 117b)을 통해 하부 재배선층(120)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 솔리드 스테이트 드라이브 패키지(1000)의 저장 용량을 증가시키기 위해, 상부 패키지(200) 내의 비휘발성 메모리 칩들(30)의 적층 수가 증가될 수 있다. 이에 따라, 상부 패키지(200)의 제 1 및 제 2 칩 스택들(ST1, ST2)은 서로 반대의 계단 방향을 갖는 하부 스택들(30a) 및 상부 스택들(30b)을 포함할 수 있으며, 하부 및 상부 스택들(30a, 30b)이 번갈아 적층될 수 있다. 하부 및 상부 스택들(30a, 30b) 각각은 금속 와이어(W)를 통해 패키지 기판(210) 상의 본딩 패드들(211)에 접속될 수 있다.
도 6을 참조하면, 상부 패키지(200)의 제 1 및 제 2 칩 스택들(ST1, ST2) 각각은 관통 비아들(35)을 통해 전기적으로 연결되는 복수개의 비휘발성 메모리 칩들(30)을 포함할 수 있다. 상세하게, 비휘발성 메모리 칩들(30)은 측벽들이 정렬되도록 패키지 기판(210) 상에 적층될 수 있으며, 각각의 비휘발성 메모리 칩들(30)은 입출력 패드들과 접속되는 관통 비아들(35)을 포함할 수 있다. 이와 같은 제 1 및 제 2 칩 스택들(ST1, ST2)은 패키지 기판(210) 상에 플립 칩 실장될 수 있다.
도 7을 참조하여, 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지에 대해 설명한다. 이하, 도 2를 참조하여 설명한 바와 중복되는 내용들은 생략하기로 한다.
도 7 및 도 13을 참조하면, 솔리드 스테이트 드라이브 패키지(1000)는 집적 회로 기판(100) 및 집적 회로 기판(100) 상에 실장된 복수 개의 비휘발성 메모리 칩들(30)을 포함할 수 있다.
실시예들에 따르면, 집적 회로 기판(100)은 연결 기판(110), 버퍼 메모리 칩(10), 컨트롤러 칩(20), 하부 재배선층(120), 상부 재배선층(140), 및 하부 몰드막(130)을 포함할 수 있다.
상부 재배선층(140)은 하부 몰드막(130) 상에 배치될 수 있으며, 버퍼 메모리 칩(10)의 상면, 컨트롤러 칩(10)의 상면, 및 연결 기판(110)의 상면을 덮을 수 있다. 상부 재배선층(140)은 버퍼 메모리 칩(10), 컨트롤러 칩(20), 및 연결 기판(110)과 전기적으로 연결될 수 있다.
실시예들에서, 상부 재배선층(140)은 연결 기판(110)의 제 1 두께(T1)보다 작은 제 3 두께(T2)를 가질 수 있다. 또한, 상부 재배선층(140)의 제 3 두께(T3)는 버퍼 메모리 칩(10)의 두께, 또는 컨트롤러 칩(20)의 두께보다도 작을 수 있다.
상세하게, 상부 재배선층(140)은 복수 개의 상부 절연층들(141), 상부 재배선 패턴들(143), 및 상부 재배선 비아들(145)을 포함할 수 있다.
상부 절연층들(141)은 하부 몰드막(130)의 전면을 덮을 수 있으며, 상부 재배선 패턴들(143)은 상부 절연층들(141) 사이와 상부 절연층(141)과 하부 몰드막(130) 사이에 배치될 수 있다. 상부 재배선 비아들(145)은 서로 다른 층에 위치하는 상부 재배선 패턴들(143)을 전기적으로 연결할 수 있다. 최상층의 상부 절연층(141)은 상부 재배선 패턴들(143)의 일부분들을 노출시킬 수 있으며, 상부 절연층(141)에 노출된 상부 재배선 패턴들(143)은 입출력 패드들로 이용될 수 있다.
실시예들에 따르면, 복수 개의 비휘발성 메모리 칩들(30)이 상부 재배선층(140) 상에 직접 실장될 수 있다. 또한, 수동 소자들(40)이 상부 재배선층(140) 상에 직접 실장될 수 있다.
상세하게, 최상층의 상부 절연층(141) 상에 제 1 및 제 2 칩 스택들(ST1, ST2) 및 수동 소자들(40)이 배치될 수 있다. 제 1 및 제 2 칩 스택들(ST1, ST2)에서, 비휘발성 메모리 칩들(30)은 접착층을 이용하여 상부 재배선층(140) 상에 적층될 수 있다.
비휘발성 메모리 칩들(30) 각각은 입출력 패드들(31)을 포함하며, 금속 와이어(W)를 비휘발성 메모리 칩들(30)의 입출력 패드들(31)이 상부 재배선층(140)의 상부 재배선 패턴들(143)에 전기적으로 연결될 수 있다. 즉, 비휘발성 메모리 칩들(30)은 상부 재배선층(140), 연결 기판(110), 및 하부 재배선층(120)을 통해 버퍼 메모리 칩(10) 및/또는 컨트롤러 칩(20)과 전기적으로 연결될 수 있다.
수동 소자들(40)은 도전성 범프를 통해 상부 재배선층(140)의 상부 재배선 패턴들(143)과 연결될 수 있다. 즉, 수동 소자들(40)이 상부 재배선층(140), 연결 기판(110), 및 하부 재배선층(120)을 통해 버퍼 메모리 칩(10) 및/또는 컨트롤러 칩(20)과 전기적으로 연결될 수 있다.
상부 몰드막(230)이 상부 재배선층(140) 상에서 제 1 및 제 2 칩 스택들(ST1, ST2) 및 수동 소자들(40)을 덮을 수 있다. 상부 몰드막(230)은 에폭시 몰딩 컴파운드를 포함할 수 있으며, 상부 재배선층(140)의 상부 절연층(141)과 직접 접촉할 수 있다.
실시예들에서, 비휘발성 메모리 칩들(30)이 상부 재배선층(140) 상에 직접 실장되고 상부 몰드막(230)에 의해 몰딩되므로, 상부 몰드막(230)과 상부 재배선층(140) 사이에 갭은 발생하지 않을 수 있다. 따라서, 솔리드 스테이트 드라이브 패키지(1000)의 두께가 감소될 수 있다.
이하, 도 8 내지 도 12에 도시된 실시예들에 대해 설명하며, 도 7을 참조하여 설명한 바와 중복되는 내용들은 생략하기로 한다.
도 8에 도시된 실시예에 따르면, 솔리드 스테이트 드라이브 패키지(1000)는 집적 회로 기판(110) 및 집적 회로 기판(110) 상에 실장된 복수 개의 비휘발성 메모리 칩들(30)을 포함할 수 있다. 집적 회로 기판(100)은 연결 기판(110), 버퍼 메모리 칩(10), 컨트롤러 칩(20), 하부 재배선층(120), 하부 몰드막(130), 및 상부 재배선층(140)을 포함할 수 있으며, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)의 두께는 연결 기판(110)의 두께보다 작을 수 있다. 다시 말해, 버퍼 메모리 칩(10)의 상면 및 컨트롤러 칩(20)의 상면은 연결 기판(110)의 상면은 연결 기판(110)의 상면보다 아래에 위치할 수 있다.
도 9에 도시된 실시예에 따르면, 집적 회로 기판(100)의 상부 재배선층(140) 상에 제 1 및 제 2 칩 스택들(ST1, ST2)이 배치될 수 있으며, 제 1 및 제 2 칩 스택들(ST1, ST2) 각각은 관통 비아들(35)을 통해 전기적으로 연결되는 복수 개의 비휘발성 메모리 칩들(30)을 포함할 수 있다. 이러한 제 1 및 제 2 칩 스택들(ST1, ST2)은 상부 재배선층(140)의 상부 재배선 패턴들(143)에 플립 칩 본딩될 수 있다.
도 10에 도시된 실시예에 따르면, 솔리드 스테이트 드라이브 패키지(1000)는 집적 회로 기판(100), 집적 회로 기판(100) 상에 실장된 복수 개의 비휘발성 메모리 칩들(30), 및 차폐막(500)을 포함할 수 있다.
차폐막(500)은 솔리드 스테이트 드라이브 패키지(1000)에서 발생되는 전자파가 외부 전자 부품에 전자파 간섭(Electro Magnetic Interference, EMI)을 유발하는 것을 줄일 수 있다. 차폐막(500)은 금속 물질과 에폭시 수지를 포함하는 금속성 에폭시로 이루어질 수 있다. 차폐막(500)은, 예를 들어, 구리(Cu), 은(Ag), 금(Au) 니켈(Ni), 주석(Sn), 아연(Zn), 크롬(Cr), 망간(Mn), 인듐(Id), 팔라듐(Pd), 티타늄(Ti), 몰리브덴(Mo) 또는 백금(Pt)과 같은 금속 물질을 포함할 수 있다.
실시예들에서, 집적 회로 기판(100)과 상부 몰드막(230) 사이에 갭(gap)이 존재하지 않으므로, 차폐막(500)은 집적 회로 기판(100)의 측면들에서 상부 몰드막(230)의 측면들로 연속적으로 연장될 수 있다. 즉, 차폐막(500)은 상부 몰드막(230)의 상면 및 측면들과 집적 회로 기판(100)의 측면들과 직접 접촉할 수 있다.
차폐막(500)은 집적 회로 기판(100)의 하부 또는 재배선층들(120, 140) 내의 접지 패드와 접촉할 수 있다. 즉, 차폐막(500)에 접지 전압이 인가될 수 있다.
일 예에 따르면, 차폐막(500)은 스프레이 장치를 이용하여 상부 몰드막(230) 및 집적 회로 기판(100)의 측면들에 금속성 에폭시 물질을 도포하여 형성할 수 있다. 이에 따라 차폐막(500)은 상부 몰드막(230)의 상면 및 측면들과 집적 회로 기판(110)의 측면들에 실질적으로 균일한 두께로 형성될 수 있다. 다른 예로, 차폐막(500)은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 또 다른 예로, 차폐막(500)은 스크린 프린팅 방법을 이용하여 형성될 수도 있을 것이다.
도 11에 도시된 실시예에 따르면, 집적 회로 기판(100)에서 연결 기판(110)은 복수 개의 캐비티들(110c)을 가질 수 있으며, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)이 각 캐비티(110c) 내에 제공될 수 있다. 즉, 연결 기판(110)의 일 부분이 버퍼 메모리 칩(10)과 컨트롤러 칩(20) 사이에 위치할 수 있다.
도 12에 도시된 실시예에 따르면, 집적 회로 기판(100)은 연결 기판(110), 버퍼 메모리 칩(10), 컨트롤러 칩(20), 수동 소자들(40), 하부 재배선층(120), 상부 재배선층(140), 및 하부 몰드막(130)을 포함할 수 있다.
일 예에서, 수동 소자들(40)이 버퍼 메모리 칩(10)과 컨트롤러 칩(20) 사이에 배치될 수 있으며, 하부 재배선층(120)을 통해 버퍼 메모리 칩(10) 및/또는 컨트롤러 칩(20)과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 하나의 패키지로 제작된 솔리드 스테이트 드라이브 패키지는 PC 또는 노트북 등에서 사용되는 하드 디스크 드라이브를 대체하기 위한 용도로 사용될 수 있다. 또한, 솔리드 스테이트 드라이브 패키지는 스마트 폰, 태블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 휴대 전자 장치들에 탑재될 수 있다. 실시예들에 따른 솔리드 스테이트 드라이브 패키지는 전자 장치에 물리적 공간을 적게 차지하면서 탑재될 수 있으며, 전자 장치의 저장 용량을 추가적으로 증가시킬 수 있다.
이하, 도 14a, 도 14b, 및 도 15 내지 도 21을 참조하여 본 발명의 실시예들에 따른 따른 솔리드 스테이트 드라이브 패키지의 제조 방법에 대해 설명한다.
도 14a, 도 14b, 및 도 15 내지 도 21은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b를 참조하면, 복수 개의 유닛 영역들(UR)을 포함하는 연결 기판 패널(110P)을 준비한다. 연결 기판 패널(110P)은 각각의 유닛 영역들(UR)에서 적어도 하나 이상의 캐비티(cavity; 110c)를 가질 수 있다. 일 예로, 연결 기판 패널(110P)은 도 14a에 도시된 바와 같이, 유닛 영역들(UR) 각각에서 2개의 캐비티들(110c)을 가질 수 있으며, 이와 달리, 도 14b에 도시된 바와 같이 유닛 영역들(UR) 각각에서 하나의 캐비티(110c)를 가질 수 있다.
일 예에서, 연결 기판 패널(110P)은 회로 패턴들을 갖는 인쇄회로기판 패널일 수 있다. 연결 기판 패널(110P)은, 코어층 없이(coreless), 복수 개의 절연층들(111), 절연층들(111) 사이의 배선 패턴들(113), 및 배선 패턴들(113)을 연결하는 도전성 비아들(115)을 포함할 수 있다. 연결 기판 패널(110P)의 하면 및 상면에 하부 및 상부 패드들(117a, 117b)을 포함할 수 있다.
캐비티들(110c)을 갖는 연결 기판 패널(110P)은 서포트 기판(300) 상에 부착될 수 있다. 서포트 기판(300)은 접착막을 포함할 수 있으며, 접착막은 예를 들어, UV 광 또는 열에 의하여 접착 특성이 변화하는 접착 물질로 이루어질 수 있다.
도 15를 참조하면, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)이 서포트 기판(300) 상에 부착될 수 있다. 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)은 연결 기판 패널(110P)의 캐비티들(110c) 내에 각각 제공될 수 있다. 한편, 각각의 유닛 영역들(UR)에 하나의 캐비티(110c)가 형성되는 경우, 하나의 캐비티(110c) 내에 버퍼 메모리 칩(10)과 컨트롤러 칩(20)이 제공될 수 있다. 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)은 그 하면에 칩 패드들(11, 21)을 가질 수 있으며, 칩 패드들(11, 21)이 서포트 기판(300)을 향하도록 부착될 수 있다.
실시예들에서, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)의 상면들은 연결 기판 패널(110P)의 상면보다 위에 위치하거나 아래에 위치할 수 있다.
도 16을 참조하면, 하부 몰드막(130)이 서포트 기판(300) 상에 형성될 수 있다. 하부 몰드막(130)은 연결 기판 패널(110P)의 상면, 버퍼 메모리 칩(10)의 상면 및 컨트롤러 칩(20)의 상면을 덮을 수 있다. 또한, 하부 몰드막(130)은 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)이 제공된 캐비티(110c)를 채울 수 있다. 하부 몰드막(130)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머로 형성될 수 있다.
하부 몰드막(130)을 형성한 후, 서포트 기판(300)이 제거될 수 있다. 서포트 기판(300)은 서포트 기판(300)에 열을 가하여 접착막의 접착력을 제거함으로써, 연결 기판 패널(110P), 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)과 분리될 수 있다.
도 17을 참조하면, 서포트 기판(300)을 제거한 후, 하부 재배선층(120)이 연결 기판 패널(110P)의 하면, 버퍼 메모리 칩(10)의 하면 및 컨트롤러 칩(20)의 하면 상에 형성될 수 있다.
실시예들에 따르면, 하부 재배선층(120)을 형성하는 것은, 연결 기판 패널(110P), 버퍼 메모리 칩(10), 및 컨트롤러 칩(20)의 칩 패드들(11, 21)을 노출시키는 비아 홀들을 갖는 제 1 하부 절연층(121)을 형성하는 것, 제 1 하부 절연층(121) 상에 하부 재배선 패턴들 및 비아들(123, 125)을 형성하는 것, 하부 재배선 패턴들(123)을 덮는 제 2 하부 절연층(121)을 형성하는 것, 제 2 하부 절연층(121) 상에 외부 접속 패드들(127)을 형성하는 것, 및 제 2 하부 절연층(121) 상에 외부 접속 패드들(127)을 노출시키는 하부 보호층(129)을 형성하는 것을 포함할 수 있다.
상세하게, 제 1 하부 절연층(121)은 연결 기판 패널(110P), 버퍼 메모리 칩(10), 및 컨트롤러 칩(20)의 하면들을 덮을 수 있으며, 제 1 하부 절연층(121)을 패터닝하여 버퍼 메모리 칩(10), 및 컨트롤러 칩(20)의 칩 패드들(11, 21) 및 연결 기판 패널(110P)의 하부 패드들(117a)을 노출시키는 비아 홀들이 형성될 수 있다.
비아 홀들을 형성한 후, 금속 씨드막이 제 1 하부 절연층(121)의 표면에 형성될 수 있다. 금속 씨드막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 금속 씨드막은, 예를 들어, 크롬(Cr), 티타늄(Ti), 구리(Cu), 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들의 합금으로 형성될 수 있다.
이어서, 금속 씨드막 상에 포토레지스트 패턴(미도시)을 형성한 후, 포토레지스트 패턴에 노출된 금속 씨드막 상에 도금 방법을 이용하여 금속 패턴이 형성될 수 있다. 이후, 포토레지스트 패턴을 제거하고 금속 패턴을 식각 마스크로 이용하여 금속 씨드막을 선택적으로 식각함으로써, 하부 재배선 패턴들 및 비아들(123, 125)이 형성될 수 있다.
계속해서, 제 1 하부 절연층(121) 상에 하부 재배선 패턴들(123)을 덮는 제 2 하부 절연층(121) 및 외부 접속 패드들(127)이 형성될 수 있다. 외부 접속 패드들(127)을 형성하는 것은 하부 재배선 패턴들 및 비아들(123, 125)을 형성하는 방법과 실질적으로 동일할 수 있다. 외부 접속 패드들(127)은 비아들을 통해 하부 재배선 패턴들(123)에 접속될 수 있다.
하부 보호층(129)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질인 경우, 스핀 코팅(spin coating) 공정에 의해 증착할 수 있으며, 별도의 포토레지스트층의 형성 없이 노광 공정에 의해 외부 접속 패드들(127)을 노출시키는 오프닝들을 형성하는 패터닝 공정이 수행될 수 있다.
이에 더하여, 외부 접속 패드들(127)을 노출시키는 하부 보호층(129)을 형성한 후에, 외부 접속 패드들(127) 표면에 접착 도전 패턴(미도시)이 형성될 수도 있다. 접착 도전 패턴은 접착층과 확산 방지층 및 웨팅층 역할을 하는 이른바 UBM(Under Bump Metallurgy)일 수 있다. 접착 도전 패턴은 예를 들어, 크롬(Cr), 티타늄(Ti), 구리(Cu), 니켈(Ni), 타이타늄-텅스텐(TiW), 니켈-바나듐(NiV) 등의 다양한 금속을 다층 구조로 형성할 수 있다. 일 예로, 접착 도전 패턴은 Ti/Cu, Cr/Cr-Cu/Cu, TiW/Cu, Al/NiV/Cu 또는 Ti/Cu/Ni 구조로 형성될 수 있다.
도 18을 참조하면, 상부 재배선층(140)이 연결 기판 패널(110P)의 상면, 버퍼 메모리 칩(10)의 상면 및 컨트롤러 칩(20)의 상면 상에 형성될 수 있다.
실시예들에 따르면, 상부 재배선층(140)을 형성하는 것은, 하부 몰드막(130) 상에 상부 절연층(141)을 형성하는 것, 상부 절연층(141) 및 하부 몰드막(130)을 관통하는 비아 홀을 형성하는 것, 비아 홀이 형성된 상부 절연층(141) 상에 상부 재배선 패턴들 및 비아들(143, 145)을 형성하는 것을 포함할 수 있다.
상세하게, 상부 절연층(141)은 하부 몰드막(130) 전면을 덮도록 형성될 수 있다. 상부 절연층(141)은 하부 몰드막(130)과 다른 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다.
비아 홀들은 레이저를 이용한 레이저 드릴링(laser drilling) 공정으로 상부 절연층(141) 및 하부 몰드막(130)을 선택적으로 제거하여 형성될 수 있다.
상부 재배선 패턴들 및 비아들(143, 145)은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있으며, 하부 재배선 패턴들 및 비아들(123, 125)과 유사하게, 씨드막 및 금속 패턴을 포함할 수 있다. 상부 재배선층(140)에서 최상층의 상부 재배선 패턴들(143)의 일부분들이 상부 절연층(141)에 의해 노출될 수 있다.
한편, 다른 실시예들에 따르면, 상부 재배선층(140)을 형성하는 공정은 생략될 수 있다.
도 19를 참조하면, 하부 재배선층(120)의 외부 접속 패드들(127)에 외부 접속 단자들(150)이 부착될 수 있다. 외부 접속 단자들(150)은 솔더 볼들 또는 범프들일 수 있다. 외부 접속 단자들(150)은 하부 재배선층(120)을 통해 연결 기판 패널(110P), 버퍼 메모리 칩(10), 및 컨트롤러 칩(20)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 외부 접속 단자들(150)은 볼 그리드 어레이(BGA)일 수 있으며, 도 13에 도시된 바와 같이, 외부 접속 패드들(127) 중 일부에 부착되지 않을 수 있다.
도 20을 참조하면, 연결 기판 패널(110P)에 대한 쏘잉(sawing) 공정을 수행하여, 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)을 포함하는 각각의 유닛 영역들(UR)이 개별적으로 분리될 수 있다.
상세하게, 레이저 또는 쏘잉 블레이드를 이용하여 유닛 영역들(UR) 사이의 상부 및 하부 재배선층들(120, 140), 하부 몰드막(130), 및 연결 기판 패널(110P)을 절단할 수 있다. 이에 따라, 하나의 연결 기판 패널(110P)로부터 개별적으로 분리된 복수 개의 집적 회로 기판들(100)이 형성될 수 있다. 각각의 집적 회로 기판들(100)은 앞서 설명한 바와 같이, 연결 기판(110), 상부 및 하부 재배선층들(120, 140), 버퍼 메모리 칩(10) 및 컨트롤러 칩(20)을 포함할 수 있다.
도 21을 참조하면, 각 집적 회로 기판(100) 상에 비휘발성 메모리 칩들(30) 및 수동 소자들(40)이 실장될 수 있다.
상세하게, 접착막을 이용하여 복수 개의 비휘발성 메모리 칩들(30)이 집적 회로 기판(100)의 상부 재배선층(140) 상에 적층될 수 있다. 여기서, 비휘발성 메모리 칩들(30)은 앞서 설명한 바와 같이 다양한 형태로 적층될 수 있다.
일 예에 따르면, 비휘발성 메모리 칩들(30)을 적층한 후, 금속 와이어(W)가 상부 재배선층(140)의 상부 재배선 패턴들과 비휘발성 메모리 칩들(30)의 입출력 패드들(31)에 본딩될 수 있다. 이와 달리, 비휘발성 메모리 칩들(30)은 상부 재배선층(140) 상에 플립 칩 실장될 수도 있다.
수동 소자들(40)은 솔더 범프를 통해 상부 재배선층(140)의 상부 재배선 패턴들(143)에 부착될 수 있다. 이와 달리, 수동 소자들(40)은 앞서 설명한 바와 같이, 집적 회로 기판(100) 내에 배치될 수 도 있으며, 연결 기판(110) 내에 배치될 수도 있다.
이후, 앞서 설명한 바와 같이, 상부 재배선층(140)의 전면에 상부 몰드막(230)이 형성될 수 있다.
한편, 다른 예에 따르면, 도 2에 도시된 바와 같이, 패키지 기판(210) 상에 실장된 비휘발성 메모리 칩들(30)을 포함하는 상부 패키지(200)가 집적 회로 기판(100) 상에 제공되어 플립 칩 실장될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 집적 회로 기판; 및
    상기 집적 회로 기판 상에 배치된 복수 개의 비휘발성 메모리 칩들;
    상기 집적 회로 기판의 상면 상에 배치되어 상기 비휘발성 메모리 칩들을 덮는 상부 몰드막; 및
    상기 집적 회로 기판의 측면들에서 상기 상부 몰드막의 측면들 및 상면으로 연장되는 차폐막을 포함하되,
    상기 집적 회로 기판은:
    하부 재배선층;
    상기 하부 재배선층 상에 배치되며, 캐비티를 갖는 연결 기판;
    상기 연결 기판의 캐비티 내에서 상기 하부 재배선층 상에 배치되는 컨트롤러 칩 및 휘발성 메모리 칩; 및
    상기 캐비티를 채우며, 상기 컨트롤러 칩의 상면, 상기 휘발성 메모리 칩의 상면, 및 상기 연결 기판의 상면을 덮는 하부 몰드막을 포함하되,
    상기 비휘발성 메모리 칩들은 상기 연결 기판 및 상기 하부 재배선층을 통해 상기 컨트롤러 칩 및 상기 휘발성 메모리 칩과 전기적으로 연결되는 솔리드 스테이트 드라이브 패키지.
  2. 제 1 항에 있어서,
    상기 하부 재배선층은:
    상기 연결 기판의 하면, 상기 컨트롤러 칩의 하면, 및 상기 휘발성 메모리 칩의 하면을 덮는 하부 절연층들;
    상기 하부 절연층들 사이에 배치되어, 상기 연결 기판, 상기 컨트롤러 칩, 및 상기 휘발성 메모리 칩에 접속되는 하부 재배선 패턴들; 및
    상기 하부 재배선 패턴들과 연결되는 외부 접속 패드들을 포함하는 솔리드 스테이트 드라이브 패키지.
  3. 제 2 항에 있어서,
    상기 컨트롤러 칩은 상기 하부 재배선 패턴들을 통해 상기 휘발성 메모리 칩과 연결되는 솔리드 스테이트 드라이브 패키지.
  4. 제 2 항에 있어서,
    상기 연결 기판은 상기 하부 재배선 패턴들을 통해 상기 컨트롤러 칩 및 상기 휘발성 메모리 칩과 연결되는 솔리드 스테이트 드라이브 패키지.
  5. 제 1 항에 있어서,
    상기 차폐막은 상기 하부 재배선층의 측벽 및 상기 연결 기판의 측벽을 덮는 솔리드 스테이트 드라이브 패키지.
  6. 제 1 항에 있어서,
    상기 집적 회로 기판 상에 배치되며, 상기 연결 기판 및 상기 하부 재배선층을 통해 상기 컨트롤러 칩과 연결되는 수동 소자들을 더 포함하는 솔리드 스테이트 드라이브 패키지.
  7. 제 1 항에 있어서,
    상기 하부 재배선층 상에 배치되며, 상기 하부 재배선층을 통해 상기 컨트롤러 칩과 연결되는 수동 소자들을 더 포함하는 솔리드 스테이트 드라이브 패키지.
  8. 제 1 항에 있어서,
    상기 집적 회로 기판은 상기 하부 몰드막 상의 상부 재배선층을 더 포함하되,
    상기 상부 재배선층은 상기 연결 기판과 전기적으로 연결되는 솔리드 스테이트 드라이브 패키지.
  9. 제 8 항에 있어서,
    상기 상부 재배선층의 두께는 상기 연결 기판의 두께보다 작은 솔리드 스테이트 드라이브 패키지.
  10. 제 8 항에 있어서,
    상기 비휘발성 메모리 칩들은 금속 와이어를 통해 상기 상부 재배선층과 전기적으로 연결되는 솔리드 스테이트 드라이브 패키지.
  11. 제 8 항에 있어서,
    상기 상부 재배선층은:
    상기 연결 기판의 상면, 상기 컨트롤러 칩의 상면, 및 상기 휘발성 메모리 칩의 상면 상에 배치되는 상부 절연층들; 및
    상기 상부 절연층들 사이에 배치되며, 상기 연결 기판에 접속되는 상부 재배선 패턴들을 포함하되,
    상기 비휘발성 메모리 칩들은 상기 상부 절연층들 중 최상층의 상부 절연층 상에 적층되는 솔리드 스테이트 드라이브 패키지.
  12. 제 1 항에 있어서,
    상기 집적 회로 기판과 상기 비휘발성 메모리 칩들 사이에 배치되는 패키지 기판; 및
    상기 패키지 기판의 하면에 제공되며, 상기 패키지 기판과 상기 연결 기판을 연결하는 연결 접속 단자들을 더 포함하되,
    상기 비휘발성 메모리 칩들은 금속 와이어를 통해 상기 패키지 기판에 전기적으로 연결되는 솔리드 스테이트 드라이브 패키지.
  13. 제 12 항에 있어서,
    상기 연결 기판은 절연층, 상기 절연층 상면 상의 상부 패드, 상기 절연층 하면 상의 하부 패드, 및 상기 절연층 내에서 상기 상부 패드와 상기 하부 패드를 연결하는 도전 비아를 포함하는 솔리드 스테이트 드라이브 패키지.
  14. 집적 회로 기판; 및
    상기 집적 회로 기판 상에 배치된 복수 개의 비휘발성 메모리 칩들을 포함하되,
    상기 집적 회로 기판은:
    캐비티를 갖는 연결 기판;
    상기 연결 기판의 상기 캐비티 내에 배치되는 컨트롤러 칩 및 휘발성 메모리 칩;
    상기 연결 기판의 하면, 상기 컨트롤러 칩의 하면, 및 상기 휘발성 메모리 칩의 하면을 덮는 하부 재배선층;
    상기 캐비티를 채우며, 상기 연결 기판의 상면, 상기 컨트롤러 칩의 상면, 및 상기 휘발성 메모리 칩의 상면을 덮는 하부 몰드막; 및
    상기 하부 몰드막 상에 배치되는 상부 재배선층을 포함하며,
    상기 비휘발성 메모리 칩들은 상기 상부 및 하부 재배선층들 및 상기 연결 기판을 통해 상기 컨트롤러 칩 및 상기 휘발성 메모리 칩과 전기적으로 연결되는 솔리드 스테이트 드라이브 패키지.
  15. 제 14 항에 있어서,
    상기 비휘발성 메모리 칩들은 금속 와이어를 통해 상기 상부 재배선층과 연결되는 솔리드 스테이트 드라이브 패키지.
  16. 제 14 항에 있어서,
    상기 하부 재배선층은:
    상기 연결 기판의 하면, 상기 컨트롤러 칩의 하면, 및 상기 휘발성 메모리 칩의 하면을 덮는 하부 절연층들;
    상기 하부 절연층들 사이에 배치되어, 상기 연결 기판, 상기 컨트롤러 칩, 및 상기 휘발성 메모리 칩에 접속되는 하부 재배선 패턴들; 및
    상기 하부 재배선 패턴들과 연결되는 외부 접속 패드들을 포함하는 솔리드 스테이트 드라이브 패키지.
  17. 제 14 항에 있어서,
    상기 상부 재배선층은:
    상기 연결 기판의 상면, 상기 컨트롤러 칩의 상면, 및 상기 휘발성 메모리 칩의 상면 상에 배치되는 상부 절연층들; 및
    상기 상부 절연층들 사이에 배치되며, 상기 연결 기판에 접속되는 상부 재배선 패턴들을 포함하되,
    상기 비휘발성 메모리 칩들은 상기 상부 절연층들 중 최상층의 상부 절연층 상에 적층되는 솔리드 스테이트 드라이브 패키지.
  18. 삭제
  19. 제 14 항에 있어서,
    차폐막은 상기 하부 재배선층의 측벽, 상기 연결 기판의 측벽 및 상기 상부 재배선층의 측벽을 덮는 솔리드 스테이트 드라이브 패키지.
  20. 제 14 항에 있어서,
    상기 상부 재배선층 상에 배치되며, 상기 상부 및 하부 재배선층들 및 상기 연결 기판을 통해 상기 컨트롤러 칩과 연결되는 수동 소자들을 더 포함하는 솔리드 스테이트 드라이브 패키지.
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