KR102530322B1 - 반도체 패키지 - Google Patents

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KR102530322B1
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    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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Abstract

예시적인 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에서 서로 다른 레벨에 배치된 복수의 재배선층들과, 인접한 레벨들에 배치된 재배선층들을 연결하며 상기 제2 면에서 상기 제1 면을 향하는 제1 방향으로 좁아지는 형상을 갖는 재배선 비아를 포함하는 재배선 기판과; 상기 재배선 기판의 제1 면 상에 배치된 UBM(Under Bump Metallurgy) 패드와 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층과 상기 UBM 패드에 연결되고 상기 제1 방향과 반대되는 제2 방향으로 좁아지는 형상을 갖는 UBM 비아를 포함하는 복수의 UBM 층과; 상기 재배선 기판의 제2 면 상에 배치되며 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층에 각각 전기적으로 연결된 복수의 컨택 패드를 갖는 적어도 하나의 반도체 칩;을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로와 같은 반도체 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다.
반도체 패키지의 제조방법으로, 웨이퍼 레벨 패키징(wafer level packaging; WLP)이 있을 수 있다. 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 반도체 칩이 작아짐에 따라, 원하는 수의 솔더볼의 부착이 어려워졌으며, 솔더볼의 핸들링 및 테스트도 어려워진다.
또한, 반도체 칩의 크기에 따라 실장되는 보드를 다원화해야 하는 문제점이 있다. 이를 해결하기 위하여, 재배선층(redistribution layer; RDL) 기술을 도입한 팬 아웃 패널 레벨 패키지(Fanout panel level package)가 사용되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는, 재배선층을 구비한 재배선 기판에서 발생되는 언듈레이션(undulation)을 개선함으로써 높은 신뢰성이 보장되는 반도체 패키지를 제공하는 것이다.
예시적인 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에서 서로 다른 레벨에 배치된 복수의 재배선층들과, 인접한 레벨들에 배치된 재배선층들을 연결하며 상기 제2 면에서 상기 제1 면을 향하는 제1 방향으로 좁아지는 형상을 갖는 재배선 비아를 포함하는 재배선 기판과; 상기 재배선 기판의 제1 면 상에 배치된 UBM(Under Bump Metallurgy) 패드와 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층과 상기 UBM 패드에 연결되고 상기 제1 방향과 반대되는 제2 방향으로 좁아지는 형상을 갖는 UBM 비아를 포함하는 복수의 UBM 층과; 상기 재배선 기판의 제2 면 상에 배치되며 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층에 각각 전기적으로 연결된 복수의 컨택 패드를 갖는 적어도 하나의 반도체 칩;을 포함한다.
예시적인 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 복수의 절연층과 상기 복수의 절연층 사이에 각각 배치된 복수의 재배선층을 포함하는 재배선 기판 - 상기 복수의 재배선층은 상기 제1 면에 인접한 제1 재배선층과, 상기 제1 재배선층과 제2 면 사이에 배치되며 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 접속된 재배선 비아를 갖는 적어도 하나의 제2 재배선층을 포함함 - 과; 상기 재배선 기판의 제1 면 상에 배치되며, 상기 복수의 절연층 중 상기 제1 면에 인접한 일 절연층을 관통하여 상기 제1 재배선층에 접속된 UBM 비아를 갖는 UBM 층과; 상기 재배선 기판의 제2 면 상에 배치되며 상기 적어도 하나의 제2 재배선층에 전기적으로 연결된 컨택 패드를 갖는 적어도 하나의 반도체 칩과; 상기 재배선 기판의 제2 면 상에 배치되며, 상기 적어도 하나의 반도체 칩을 덮는 몰딩부;를 포함한다. 여기서, 상기 재배선 비아는 상기 제2 면에서 상기 제1 면을 향하는 제1 방향으로 좁아지는 형상을 가지며, 상기 UBM 비아는 상기 제1 방향과 반대되는 제2 방향으로 좁아진다.
예시적인 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 절연 부재와 상기 절연 부재의 다른 레벨에 배치되며 서로 전기적으로 연결된 복수의 재배선층을 포함하는 재배선 기판과; 상기 재배선 기판의 제1 면 상에 배치된 UBM 패드와, 상기 UBM 패드와 상기 복수의 재배선층을 전기적으로 연결하며 상기 제1 면에서 상기 제2 면을 향하는 방향으로 좁아지는 형상을 갖는 UBM 비아를 포함하는 UBM 층과; 상기 재배선 기판의 제2 면 상에 배치되며 상기 복수의 재배선층에 전기적으로 연결된 컨택 패드를 갖는 적어도 하나의 반도체 칩;을 포함한다. 여기서, 상기 복수의 재배선층은, 상기 절연 부재 내에서 상기 제1 면에 인접한 레벨에 배치되며 평면 도체 패턴(plannar conductive pattern)으로 구성된 제1 재배선층과, 상기 절연 부재의 다른 레벨들에 각각 배치되며, 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 접속된 재배선 비아를 갖는 복수의 제2 재배선층을 포함한다.
예시적인 실시예들에 따르면, UBM 층을 재배선 기판을 위한 빌드업 공정의 후반에 도입함으로써 UBM 층의 두께로 인한 언듈레이션 문제를 크게 경감시켜 반도체 패키지의 신뢰성을 높일 수 있다. 일부 실시예에서, UBM 층은, 그 패드 부분이 외부 절연층과 접촉하지 않는 NSMD(Non-solder mask defined) 형태로 형성될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 "A" 부분을 확대하여 나타내는 단면도이다.
도 3 내지 도 10은 예시적인 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 11은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 도 12에 도시된 반도체 패키지의 평면도이다.
도 14는 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하기로 한다.
도 1은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 2는 도 1에 도시된 반도체 패키지의 "A" 부분을 확대하여 나타내는 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 FOWLP(Fan Out Wafer Level Package) 형태인 반도체 패키지일 수 있다. 상기 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(130A) 및 제2 면(130B)을 갖는 재배선 기판(130)과, 상기 재배선 기판(130)의 제1 면(130A) 상에 배치된 UBM(Under Bump Metallurgy) 층(140)과, 상기 재배선 기판(130)의 제2 면(130B) 상에 배치된 반도체 칩(150)을 포함한다.
반도체 칩(150)은 다양한 개별 소자가 형성된 활성면과 상기 활성면에 반대되는 비활성면을 갖는 반도체 기판을 포함할 수 있다. 반도체 기판은 실리콘(Si, silicon) 및 저머늄(Ge, germanium)과 같은 단일 반도체, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함하거나 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 칩(110)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 다양한 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(microelectro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(150)은 상기 개별 소자에 전기적으로 연결되며 활성면 상에 배치되는 복수의 컨택 패드(150P)를 포함할 수 있다.
반도체 칩(150)은 메모리 칩 또는 로직 칩일 수 있다. 예를 들어, 상기 메모리 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 또한, 상기 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
상기 재배선 기판(130)은, 메인 보드에 실장하기 위해서 반도체 칩(150)을 패키징하는 인터포저로서 사용될 수 있다. 도 1에 도시된 바와 같이, 상기 재배선 기판(130)은, 절연 부재(110)와 상기 절연 부재(110)에서 서로 다른 레벨에 배치된 재배선 구조(120)를 포함한다. 절연 부재(110)는 복수의 절연층(111,112,115)을 포함하며, 재배선 구조(120)는 복수의 절연층(111,112,115)의 계면에 각각 배치된 복수의 재배선층(121,122)을 포함한다.
복수의 절연층(111,112,115)의 계면은 재배선층(121,122)의 형성 위치를 정의하지만, 일부 실시예(예, 복수의 절연층(111,112,115)이 동일한 물질로 형성되는 경우)에 따른 최종 구조물에서 복수의 절연층(111,112,115)의 계면은 시각적으로 직접 관찰되지 않을 수 있다. 복수의 재배선층(121,122) 중 일부는 인접한 레벨들에 배치된 재배선층들(121,122)을 연결하는 재배선 비아(122V)를 포함할 수 있다.
일부 실시예에서, 복수의 절연층(111,112,115)은 에폭시(epoxy) 또는 폴리이미드(polyimide)와 같은 수지로 이루어질 수 있다. 예를 들어, 복수의 절연층(111,112,115)은 감광성 절연물질(Photo Imageable Dielectric, PID)로 형성할 수 있다. 재배선층들(121,122)과 재배선 비아(122V)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨 구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
구체적으로, 도2를 참조하여 본 실시예에 채용된 재배선 기판(130)의 구조를 상세히 설명한다. 도 2는 도 1에 도시된 반도체 패키지의 "A" 부분을 확대하여 나타내는 단면도이다.
도 2를 참조하면, 복수의 재배선층(121,122)은 베이스 절연층(115) 및 제1 절연층(111) 사이에 배치된 제1 재배선층(121)과, 제1 및 제2 절연층(111,112) 사이에 배치된 제2 재배선층(122)을 포함할 수 있다. 상기 제1 재배선층(121)은 층간 연결을 위한 비아 구조 없이 평면 도체 패턴(plannar conductive pattern)으로 구성될 수 있다. 반면에, 상기 제2 재배선층(122)은 상기 제1 절연층(111)을 관통하여 상기 제1 재배선층(121)에 접속된 재배선 비아(122V)를 가질 수 있다.
이와 같이, 절연 부재(110) 내에서 상기 제1 면(130A)에 인접한 레벨에 배치된 제1 재배선층(121)은 평면 도체 패턴으로 구성되고, 상기 절연 부재(110)의 다른 레벨들에 배치된 제2 재배선층(122)은 인접한 레벨간 연결을 위한 재배선 비아(122V)를 갖는다.
UBM 층(140)은 절연 부재(110)를 부분적으로 관통하여 제1 재배선층(121)에 접속될 수 있다. 도 2에 도시된 바와 같이, UBM 층(140)은 재배선 기판(130)의 제1 면(130A) 상에 배치된 UBM 패드(140P)와, 베이스 절연층(115)을 관통하여 제1 재배선층(121)과 UBM 패드(140P)에 연결하는 UBM 비아(140V)를 포함할 수 있다.
본 실시예에서, 재배선 비아(122V)와 UBM 비아(140V)는 서로 반대 방향으로 테이퍼된 형상을 가질 수 있다.
상기 재배선 비아(122V)는 상기 제2 면(130B)에서 상기 제1 면(130A)을 향하는 제1 방향(①)으로 좁아지는 형상을 갖는다. 상기 재배선 비아(122V)는 상단 폭(d1b)보다 작은 하단 폭(d1a)을 갖는다. 반면에, UBM 비아(140V)는 상기 제1 방향(①)과 반대되는 제2 방향(②)으로 좁아지는 형상을 가질 수 있다. 상기 UBM 비아(140V)는 상단 폭(Db)보다 큰 하단 폭(Da)을 갖는다. 상기 UBM 층(140)의 두께(T)는 상기 재배선층(121 또는 122)의 두께(t)보다 클 수 있다. 예를 들어, 상기 UBM 층(140)의 두께(T)는 약 10㎛ 이상일 수 있다.
본 실시예에서, 제2 재배선층(122)은 하나로 예시되어 있으나, 다른 실시예에서는 복수의 제2 재배선층을 포함할 수 있다(도 12 및 도 13 참조).
도 2에 도시된 바와 같이, UBM 패드(140P)는 재배선 기판(130)의 제1 면(130A)에 위치한 절연 부재(110)의 표면에 따라 연장된 부분을 가질 수 있다. 이와 같이, 본 실시예에 채용된 UBM 패드(140P)는 베이스 절연층(115)에 의해 정의되지 않는 NSMD(Non-solder mask defined) 형태로서 열충격에 의한 보드레벨의 신뢰성을 보장할 수 있다.
추가적으로, 상기 재배선 기판(130)은 상기 제2 면(130B) 상에 배치된 복수의 본딩 패드(125)를 포함한다. 상기 복수의 본딩 패드(125)는 각각 상기 절연 부재(110)를 부분적으로 관통하여 상기 복수의 재배선층들 중 상기 제2 면(130B)에 인접한 제2 재배선층(122)에 연결된 비아부(125V)를 가질 수 있다. 본딩 패드(125)의 비아부(125V)는 재배선 비아(122)와 유사하게, 상기 제2 면(130B)에서 상기 제1 면(130A)을 향하는 제1 방향(①)으로 좁아지는 형상을 가질 수 있다. 상기 UBM 비아(125V)는 상단 폭(d2b)보다 작은 하단 폭(d2a)을 갖는다.
예를 들어, 본딩 패드는 재배선층들(121,122)과 재배선 비아(122V)과 유사하게, 구리, 니켈, 스테인레스 스틸 또는 베릴륨 구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
반도체 칩(150)은 재배선 기판(130)의 제1 면(130A)에 실장된다. 반도체 칩(150)의 컨택 패드(150P)는 각각 솔더와 같은 연결 범프(B)를 이용하여 본딩 패드(125)에 각각 연결될 수 있다. 상기 반도체 칩(150)은 재배선 구조(120)에 전기적으로 연결될 수 있다. 상기 반도체 패키지(100)는 반도체 칩(150)의 활성면과 재배선 기판(130)의 제2 면(130B) 사이에 배치된 언더필 수지(161)를 더 포함할 수 있다. 언더필 수지(161)는 연결 범프(B)의 측면을 둘러싸도록 형성될 수 있다. 예를 들면, 언더필 수지(161)은 에폭시 수지를 포함할 수 있다.
재배선 기판(130)의 제2 면(130B) 상에는 반도체 칩(150)을 덮는 몰딩부(165)를 포함할 수 있다. 몰딩부(165)의 상면을 통해서 반도체 칩(150)의 상면(150T)이 노출되고, 반도체 칩(150)의 노출된 상면들을 통해서 열방출이 용이하게 이루어질 수 있다. 반도체 칩(150)의 상면(150T)이 노출되도록 몰딩부(165)의 상면을 그라인딩함으로써 얻어질 수 있다. 반도체 칩(150)의 상면(150T)은 몰딩부(165)의 상면과 실질적으로 평탄한 공면을 가질 수 있다. 예를 들어, 몰딩부(165)는 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 필러는 예를 들면, SiO2 필러일 수 있다. 일부 실시예에서, 몰딩부(165)는 ABF(Ajinomoto Build-up Film)로 형성할 수 있다.
재배선 기판(130)의 UBM 층 상에는 외부 연결 단자(180)가 부착될 수 있다. 외부 연결 단자(180)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(180)는 반도체 패키지(100)와 외부 장치(예, 마더 보드) 사이를 전기적으로 연결할 수 있다
이와 같이, 재배선 비아(122V)의 형성 방향이 UBM 비아(140V)의 형성 방향과 반대되는 방향을 갖는다. 재배선 기판(130)의 빌드업 과정에서 추가적인 캐리어를 이용한 전사공정을 도입함으로써 재배선층의 빌드업 후에 상대적으로 두꺼운 UBM 층(140)을 최종적으로 형성할 수 있다.
이러한 공정 순서의 변경을 통해서 언듈레이션 문제를 크게 경감시킬 수 있다. 구체적으로, 제1 캐리어를 이용하여 상대적으로 작은 두께의 재배선층을 위한 빌드업 공정을 수행한 후에, 제2 캐리어에 전사시킨 후에 상대적으로 큰 두께의 UBM 층을 형성함으로써 언듈레이션 문제를 크게 완화시킬 수 있다.
도 3 내지 도 10은 예시적인 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 3을 참조하면, 제1 캐리어(210) 상에 제1 재배선층(121)을 배치하고, 제1 재배선층(121)을 덮도록 상기 제1 캐리어(210) 상에 제1 절연층(111)을 형성한다.
제1 캐리어(210)는 재배선 구조를 빌드업하기 위한 기판으로 제공된다. 제1 재배선층(122P)은 앞서 설명한 바와 같이, 층간 비아 구조가 없는 평면 도체 패턴을 포함할 수 있다. 제1 재배선층(121)은 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨 구리와 같은 구리 합금을 포함할 수 있다. 제1 절연층(111)은 에폭시 또는 폴리이미드와 같은 수지를 포함하며, 필러를 함유하지 않은 수지일 수 있다. 예를 들어, 제1 절연층(111)은 감광성 절연물질로 형성할 수 있다.
다음으로, 도 4를 참조하면, 제1 절연층(111)에 층간 연결을 위한 제1 홀(h1)을 형성할 수 있다.
상기 제1 절연층(111)이 감광성 절연물질인 경우에, 포토리소그래피 공정을 위해서 미세 피치로 미세한 크기의 제1 홀(h1)을 형성할 수 있다. 예를 들어, 노광 영역은 제1 절연층(111)의 두께방향으로 점차 감소하므로, 제1 홀(h1)은 그 수평 단면적이 아래로 향할수록 좁아지는 형상을 가질 수 있다. 이와 같이, 제1 홀(h1)에 의해 정의되는 층간 비아(예, 재배선 비아, UBM 비아)는 형성되는 방향으로 점차 좁아지는 테이퍼된 형상을 가질 수 있다. 다른 실시예에서, 제1 홀(h1)은 UV 레이저 또는 엑스머(Excimer) 레이저를 사용하는 레이저 드릴링 방법에 의해 형성할 수 있다. 레이저 드릴링에 의해 형성되는 홀도 아래를 향해 좁아지는 형상을 가질 수 있다.
이어, 도 5를 참조하면, 상기 제1 절연층(111)에 제1 재배선층(121)에 접속되는 제2 재배선층(122)을 형성할 수 있다.
본 단계는 도금 공정에 의해 수행될 수 있다. 구체적으로, 제1 홀(h1)이 형성된 제1 절연층의 표면을 따라 시드층을 형성한 후에 마스크 패턴을 이용한 도금 방법(예, 구리 도금)으로 형성할 수 있다. 예를 들면, 제2 재배선층은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기도금(electroplating) 또는 이들의 조합에 의하여 형성될 수 있다. 애싱(ashing) 또는 스트립(strip) 공정을 이용하여 마스크 패턴을 제거하여 원하지 않는 영역의 도금을 제거하고 마스크 패턴을 제거한 후, 노출되는 시드층의 부분을 화학적 식각 방법이 이용하여 제거함으로써 원하는 제2 재배선층(122)을 형성할 수 있다.
이와 같이, 본 공정에 의해 얻어지는 제2 재배선층(122)과 재배선 비아(122V)는 동일한 도금 공정에 의해 형성되므로, 상기 제2 재배선층(122)은 상기 재배선 비아(122V)와 연속적인 단일체 구조를 가질 수 있다. 본 명세서에서 사용되는 "연속적인 단일체 구조(continuously integrated structure)"는, 다른 공정에 의해 형성된 두 구성 요소가 단순히 접촉된 상태(불연속성)가 아니라, 동일한 공정에 의해 동일한 물질로 형성됨으로써 불연속적인 계면(예, 그레인 바운더리) 없이 연속적으로 일체화된 구조를 말한다.
본 실시예에서, 제2 재배선층(122)은 동일한 도금 공정을 통해서 재배선 비아(122V)와 함께 형성되므로, 연속적인 단일체 구조라 할 수 있으나, 상기 제1 재배선층(121)과 재배선 비아(122V)는 서로 연결되더라도 서로 다른 공정에 의해 형성되므로, 연속적인 단일체 구조라 할 수 없다.
다음으로, 도 6을 참조하면, 제2 절연층(112)을 형성한 후에, 상기 제2 절연층(112) 상에 제2 재배선층(122)에 접속되는 본딩 패드(125)를 형성할 수 있다.
구체적으로, 본 공정은 제2 홀(h2)을 갖는 제2 절연층(112)을 형성하는 제1 공정과, 제2 홀(h2)을 통해 제2 재배선층(122)에 연결되는 비아부(125V)를 갖는 본딩 패드(125)를 형성하는 제2 공정을 구분될 수 있으며, 제1 공정은 도 3 및 도 4에서 설명된 공정을 참조할 수 있으며, 제2 공정은 도 5에서 설명된 공정을 참조하여 구현될 수 있다.
특히, 제2 홀(h2)도 역시 제1 홀(h1)과 유사하게 수평 단면적이 아래로 향할수록 좁아지는 형상을 가질 수 있다. 따라서, 제2 홀(h2)에 의해 정의된 본딩 패드(125)의 비아부(125V)도 재배선 비아(122V)와 유사하게 아래로 향할수록 좁아지는 형상을 가질 수 있다.
이어, 도 7을 참조하면, 도 6의 결과물인 재배선 구조체 상에 반도체 칩(150)을 실장하고, 반도체 칩(150)을 보호하는 몰딩부(165)를 형성할 수 있다.
반도체 칩(150)의 컨택 패드(150P)는 각각 솔더와 같은 연결 범프(B)를 이용하여 본딩 패드(125)에 각각 연결되며, 이를 통해서 상기 반도체 칩(150)은 재배선 구조(120)에 전기적으로 연결될 수 있다. 반도체 칩(150)의 활성면과 재배선 구조체의 상면 사이에 언더필 수지(161)를 연결 범프(B)의 측면을 둘러싸도록 형성할 수 있다. 예를 들면, 언더필 수지(161)은 에폭시 수지를 포함할 수 있다.
반도체 칩(150)을 덮도록 몰딩부(165)를 형성하고, 반도체 칩(150)의 상면(150T)이 노출되도록 몰딩부(165)의 상면을 그라인딩함으로써 얻어질 수 있다(점선 부분은 그라인딩으로 제거되는 부분을 나타냄). 그라인딩 공정을 통해서 반도체 칩(150)의 상면(150T)을 노출시켜 방열효과를 개선하는 동시에 반도체 패키지의 두께를 감소시킬 수 있다. 반도체 칩(150)의 상면(150T)은 몰딩부(165)의 상면과 실질적으로 평탄한 공면을 가질 수 있다. 예를 들어, 몰딩부(165)는 ABF(Ajinomoto Build-up Film)로 형성할 수 있다
다음으로, 도 8을 참조하면, 재배선 구조체를 제2 캐리어(220)에 전사시킨 후에 제1 캐리어(210)를 제거하고, 제거된 면에 베이스 절연층을 형성한다.
상기 베이스 절연층(115)은 에폭시(epoxy) 또는 폴리이미드(polyimide)와 같은 수지를 포함할 수 있다. 예를 들어, 상기 베이스 절연층(115)은 제1 및 제2 절연층(111,112)과 동일한 물질로 형성될 수 있다. 일부 실시예에서, 베이스 절연층(115)은 감광성 절연물질일 수 있다.
이어, 도 9를 참조하면, 베이스 절연층(115)에 제1 재배선층(121)의 부분이 개방된 개구를 형성하고, 제1 재배선층(121)에 접속되는 복수의 UBM 층(140)을 형성할 수 있다.
UBM 층(140)은 베이스 절연층(115) 상에 배치된 UBM 패드(140P)와 제1 재배선층(121)과 연결된 UBM 비아(140V)를 포함할 수 있으며, 이러한 UBM 층(140) 형성공정은 제2 재배선층(122) 및 본딩 패드(125)와 유사하게, 도금공정을 이용하여 형성할 수 있다. 따라서, UBM 패드(140B)와 UBM 비아(140V)는 연속적인 단일체 구조로 가질 수 있다.
재배선 구조(120)의 형성공정과 달리, UBM 층(140)은 제2 캐리어(220)에 전사된 상태(상하 반전 상태)에서 형성하므로, UBM 비아(140V)는 재배선 비아(122V)와 반대되는 방향으로 좁아지는 형상을 가질 수 있다. 상기 UBM 비아(140V)는 상단 폭(Db)보다 큰 하단 폭(Da)을 갖는다. 상기 UBM 층(140)의 두께는 상기 제1 또는 제2 재배선층(121 또는 122)의 두께보다 크며, 예를 들어 약 10㎛ 이상일 수 있다.
다음으로, 도 10을 참조하면, UBM 층(140) 상에 외부 연결 단자(180)를 형성할다. 외부 연결 단자(180)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결단자(180)는 반도체 패키지(100)와 외부 장치 사이를 전기적으로 연결할 수 있다.
상술된 공정은 다양한 형태로 변경될 수 있다. 예를 들어, 반도체 칩을 탑재하는 공정(도 7 참조)은 UBM 층(140)을 형성한 후(도9의 공정 후)에 수행될 수 있다. 또한, 재배선 구조는 2 레벨의 재배선층으로 예시되어 있으며, 재배선 비아를 갖는 제2 재배선층은 일 레벨로 예시되어 있으나, 필요에 따라 제2 재배선층은 복수의 재배선층으로 도입될 수 있다. 이 경우에, 본딩 패드 형성공정(도 6) 전에 제2 재배선층 형성공정(도 3 내지 도 5)을 필요한 횟수로 반복하여 수행될 수 있다.
도 11은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11을 참조하면, 본 실시예에 따른 반도체 패키지(100')는, 재배선 기판(130')의 구성이 상이한 점과, 패시베이션층(170)을 추가로 구비한 점을 제외하고, 도 1 및 도 2에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 및 도 2에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 채용된 재배선 기판(130')은, 3 레벨의 재배선 구조(120')를 포함한다. 절연 부재(110')는 베이스 절연층(115)과 제1 내지 제3 절연층(111,112,113)을 포함하며, 상기 절연층들(115,111,112,113)의 각 계면에 위치하는 제1 재배선층(121)과 2개의 제2 재배선층(122a,122b)을 포함한다.
다만, 재배선 기판(130')은 앞선 실시예와 달리, 본딩 패드(도 1의 125)를 포함하지 않는다. 구체적으로, 반도체 칩(150)과 재배선 구조(120')의 접속구조는 본딩 패드를 채용하는 대신에, 베이스 기판(130)의 제2 면(130B)에 인접한 절연층(제3 절연층(112b))에 개구(H)를 형성하고, 그 개구(H)를 통해 노출된 제2 재배선층(121b)의 부분에 직접 반도체 칩(150)의 컨택 패드(150P)를 연결 범프(B)를 이용하여 접속시킬 수 있다.
상기 반도체 패키지(100')는 상기 재배선 기판(130)의 제1 면(130A) 상에 배치된 패시베이션층(170)을 더 포함할 수 있다. 패시베이션층170)은 상기 UBM 층(140)의 적어도 일부를 개방하고, 개방된 UBM 층(140) 부분에는 외부 연결 단자(160)가 형성될 수 있다. 일부 실시예에서, 절연층들(115,111,112,113)과 패시베이션층(170)은 동일한 물질로 형성될 수 있다. 예를 들어, 절연층들(115,111,112,113)과 패시베이션층(170)은 감광성 절연 물질을 포함할 수 있다. 일부 실시예에서, 패시베이션층(170)은 상기 절연 부재(110')와 다른 절연 물질을 포함할 수 있다. 예를 들어, 절연층들(115,111,112,113)과 패시베이션층은 감광성 절연 물질을 포함하며, 패시베이션층(170)은 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 예를 들어, 패시베이션층(170)은 ABF를 포함할 수 있다.
본 실시예에서도, 앞선 실시예와 유사하게, UBM 층(140)을 재배선 기판(130)을 위한 빌드업 공정의 후반에 도입함으로써 UBM 층(140)의 두께로 인한 언듈레이션 문제를 크게 경감시켜 반도체 패키지의 신뢰성을 높일 수 있다.
도 12는 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이며, 도 13은 도 12에 도시된 반도체 패키지의 평면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 반도체 패키지(100")는, 복수의 반도체 칩(150A,150B)을 포함하는 점과, 방열판(195)을 포함하는 점을 제외하고, 도 1 및 도 2 도시된 실시예들과 유사한 구조로 이해할 수 있다. 따라서, 도 1 및 도 2에 도시된 실시예들의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다. 또한, 본 실시예에 채용된 재배선 기판은 도 12에 도시된 재배선 기판과 유사하게 3 레벨의 재배선 구조(120')을 포함하며, 재배선 기판의 제1 면에 배치된 패시베이션층을 추가로 포함한다.
본 실시예에서, 재배선 기판(130)의 제2 면(130B)에는 제1 및 제2 반도체 칩들(150A,150B)이 탑재될 수 있다. 제1 및 제2 반도체 칩들의 컨택 패드는 연결 범프에 의해 각각 본딩 패드에 연결될 수 있다. 제1 및 제2 반도체 칩들(150A,150B)의 일부 또는 전부를 감싸는 몰딩부(165)가 형성될 수 있다. 몰딩부(165)는 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다. 앞선 실시예와 유사하게, 몰딩부(165)는 제1 및 제2 반도체 칩(150A,150B)의 상면과 평탄한 공면을 가질 수 있다.
본 실시예에 따른 반도체 패키지(100")는 제1 및 제2 반도체 칩(150A,150B)의 상면 상에 순차적으로 배치된 열전도 물질층(191) 및 방열판(195)을 더 포함할 수 있다. 상기 열전도 물질층(191)은 방열판(195)과 상기 제1 및 제2 반도체 칩(150A,150B)와 몰딩부(165) 사이에 배치될 수 있다. 열전도 물질층(191)은 제1 및 제2 반도체 칩들(150A,150B)에서 발생된 열이 방열판(195)으로 원활하게 방출되는 것을 도울 수 있다. 열전도 물질층(191)은 방열 계면 물질(thermal interface material, TIM)로 이루어질 수 있다. 예를 들어, 열전도 물질층(191)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전도 물질층(191)은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전도 물질층(191)의 구체적인 예로는, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상 변화 겔(phase change gel), 상 변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)이 있을 수 있다.
방열판(195)은 열전도 물질층(191) 상에 배치될 수 있다. 상기 방열판(195)은 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
도 14를 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서(AP)인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 여기서, 상기 반도체 패키지(1000)는 도 1, 도 11 및 도 12에서 설명된 반도체 패키지(100, 100', 100")를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에서 서로 다른 레벨에 배치된 복수의 재배선층들과, 인접한 레벨들에 배치된 재배선층들을 연결하며 상기 제2 면에서 상기 제1 면을 향하는 제1 방향으로 좁아지는 형상을 갖는 재배선 비아를 포함하는 재배선 기판;
    상기 재배선 기판의 제1 면 상에 배치된 UBM(Under Bump Metallurgy) 패드와, 상기 복수의 재배선층들 중 상기 제1 면에 인접한 재배선층과 상기 UBM 패드에 연결되고 상기 제1 방향과 반대되는 제2 방향으로 좁아지는 형상을 갖는 UBM 비아를 포함하는 복수의 UBM 층; 및
    상기 재배선 기판의 제2 면 상에 배치되며, 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층에 각각 전기적으로 연결된 복수의 컨택 패드를 갖는 적어도 하나의 반도체 칩;을 포함하고,
    상기 UBM 층은 상기 복수의 재배선층들 각각의 두께보다 큰 두께를 가지며,
    상기 UBM 패드는 상기 재배선 기판의 제1 면에 위치한 상기 절연 부재의 표면에 따라 연장된 부분을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선 기판은 그 제2 면 상에 배치되며 상기 복수의 컨택 패드에 각각 접속되는 복수의 본딩 패드를 더 포함하며,
    상기 복수의 본딩 패드는 각각 상기 절연 부재를 부분적으로 관통하여 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층에 연결된 비아부를 갖는 반도체 패키지.
  3. 제2항에 있어서,
    상기 비아부는 상기 제1 방향으로 좁아지는 형상을 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 절연 부재는 상기 제2 면에 상기 재배선층의 일부를 개방하는 복수의 홀을 가지며, 상기 복수의 컨택 패드는 각각 상기 복수의 홀을 통해서 상기 복수의 재배선층들 중 상기 제2 면에 인접한 재배선층에 연결되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 절연 부재는 감광성 절연물질(Photoimageable dielectric, PID)을 포함하는 반도체 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 재배선 기판의 제1 면 상에 배치되며 상기 복수의 UBM 층의 적어도 일부를 개방하는 패시베이션층과, 상기 복수의 UBM 층에 각각 배치되는 복수의 외부 연결 단자를 더 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 패시베이션층은 감광성 절연물질을 포함하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 패시베이션층은 상기 절연 부재와 다른 절연 물질을 포함하는 반도체 패키지.
  10. 삭제
  11. 제1항에 있어서,
    상기 재배선 기판의 제2 면 상에 배치되며, 상기 적어도 하나의 반도체 칩을 덮는 몰딩부를 더 포함하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 복수의 제1 절연층과, 상기 복수의 제1 절연층 사이에 각각 배치된 복수의 재배선층을 포함하는 재배선 기판 - 상기 복수의 재배선층은 상기 제1 면에 가장 인접한 제1 재배선층과, 상기 제1 재배선층과 제2 면 사이에 배치되며 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 접속된 재배선 비아를 갖는 적어도 하나의 제2 재배선층을 포함함 - ;
    상기 재배선 기판의 제1 면 상에 배치되며, 상기 제1 재배선층에 접속된 UBM 비아를 갖는 UBM 층;
    상기 재배선 기판의 제2 면 상에 배치되며, 상기 적어도 하나의 제2 재배선층에 전기적으로 연결된 컨택 패드를 갖는 적어도 하나의 반도체 칩; 및
    상기 재배선 기판의 제2 면 상에 배치되며, 상기 적어도 하나의 반도체 칩을 덮는 몰딩부;를 포함하며,
    상기 재배선 비아는 상기 제2 면에서 상기 제1 면을 향하는 제1 방향으로 좁아지는 형상을 가지며, 상기 UBM 비아는 상기 제1 방향과 반대되는 제2 방향으로 좁아지는 형상을 가지고,
    상기 UBM 층은 상기 복수의 재배선층 각각의 두께보다 큰 10㎛ 이상의 두께를 가지며,
    상기 재배선 기판은, 상기 재배선 기판의 제1 면 상에 배치되며, 상기 UBM 비아를 둘러싸는 제2 절연층을 더 포함하며, 상기 복수의 제1 절연층과 상기 제2 절연층은 감광성 절연 물질을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2 재배선층은 상기 재배선 비아와 연속적인 단일체 구조를 가지며, 상기 UBM 층은 상기 UBM 비아와 연속적인 단일체 구조를 갖는 반도체 패키지.
  14. 삭제
  15. 제12항에 있어서,
    상기 제2 절연층 상에 배치되며 상기 UBM 층의 적어도 일부를 개방하는 패시베이션층을 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 패시베이션층은 감광성 절연 물질을 포함하는 반도체 패키지.
  17. 제12항에 있어서,
    상기 적어도 하나의 반도체 칩의 상면은 상기 몰딩부의 상면과 평탄한 공면을 갖는 반도체 패키지.
  18. 제17항에 있어서,
    상기 적어도 하나의 반도체 칩과 상기 몰딩부의 상면들에 배치된 방열판을 더 포함하는 반도체 패키지.
  19. 제12항에 있어서,
    상기 적어도 하나의 반도체 칩은 복수의 반도체 칩을 포함하는 반도체 패키지.
  20. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재의 다른 레벨에 배치되며 서로 전기적으로 연결된 복수의 재배선층을 포함하는 재배선 기판;
    상기 재배선 기판의 제1 면 상에 배치된 UBM 패드와, 상기 UBM 패드와 상기 복수의 재배선층을 전기적으로 연결하며 상기 제1 면에서 상기 제2 면을 향하는 방향으로 좁아지는 형상을 갖는 UBM 비아를 포함하는 UBM 층; 및
    상기 재배선 기판의 제2 면 상에 배치되며, 상기 복수의 재배선층에 전기적으로 연결된 컨택 패드를 갖는 적어도 하나의 반도체 칩;을 포함하며,
    상기 UBM 층은 상기 복수의 재배선층 각각의 두께보다 큰 두께를 가지며,
    상기 복수의 재배선층은,
    상기 절연 부재 내에서 상기 제1 면에 인접한 레벨에 배치되며, 평면 도체 패턴(plannar conductive pattern)으로 구성된 제1 재배선층과,
    상기 절연 부재의 다른 레벨들에 각각 배치되며, 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 접속된 재배선 비아를 갖는 복수의 제2 재배선층을 포함하고, 상기 재배선 비아는 상기 제2 면에서 상기 제1 면을 향하는 방향으로 좁아지는 형상을 갖는 반도체 패키지.
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