JP3739375B2 - 半導体装置及びその製造方法 - Google Patents

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Description

この発明は、ファンアウト構造を有する半導体装置及びその製造方法に関する。
近年、携帯機器等の電子器機に搭載される半導体装置の外形サイズ（パッケージサイズ）の小型化及び薄型化に対する要求が高まっている。これに伴い、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージングが施された半導体装置であるＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。
現在、製造コストの低減を図る点から、ウェハ状態で外部端子形成工程までを完了させた後、ダイシング等によって個片化して得られる、ＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が、ＣＳＰの一つの形態として注目されている（例えば、特許文献１参照）。
また、近年の電子機器の更なる小型化や、製造コストの低減化を目的としたウェハ１枚当たりのチップ収集数の向上等の要求に対して、半導体チップの更なる小型化が求められている。
しかしながら、上記ＷＣＳＰは、外部端子が配置される実装面の面積が半導体チップの面積と同一な構成であるため、上記ＷＣＳＰは、半導体チップ表面の周縁に形成された電極パッドよりも内側に外部端子が配置されたファンイン構造であった。
このようなファンイン構造のＷＣＳＰでは、実装面上に配置できる外部端子数が限られてしまう。そのため、ある一定の外部端子数を維持したまま、半導体チップの更なる小型化を図るためには、外部端子間の間隔、すなわち配列ピッチを狭める必要があった。
その結果、半導体チップ上の電極パッドから配列ピッチの狭い外部端子への配線の引き回しが複雑となるため、製品歩留まりの低下等が懸念されていた。
そこで、外部端子が配置される実装面の面積を半導体チップ表面の面積よりも広くし、半導体チップ表面の周縁に形成されていた電極パッドよりも外側に外部端子が配置された、ファンアウト構造のＷＣＳＰが提案されている（例えば、特許文献２参照）。
ところが、これまでのＷＣＳＰにおける樹脂封止工程後の配線形成では、当該配線を所望の位置に精度良く形成することが困難であった。なぜなら、当該配線をパターニングするためのマスクパターンの位置と複数の半導体チップの位置との配置関係を、設計値通りに精度良く制御することが困難なためである。
ところで、一対の半導体素子の重ね合わせる際の位置合わせ精度を確保するために、各半導体素子の対向する面に位置合わせ用の溝が設けられた構成がある（例えば、特許文献３参照）。
特開２０００−２６０７３３号公報 特開２００３−２５８１５７号公報 特開２０００−２４３９０１号公報
そのため、従来より、ＷＣＳＰにおいて配線を所望の位置に精度良く形成するに当たり、樹脂封止工程前に、複数の半導体チップを設計上の所望位置に精度良く搭載させる技術が求められている。しかしながら、上記特許文献２では、そのような技術について具体的な提案なされていない。
一方、上記特許文献３は、半導体素子同士を重ね合わせる際の位置合わせ用の溝を開示しているが、そもそも重ね合わせられた複数の半導体素子を個片化することによって、１つの半導体装置（パッケージ）を形成するという技術ではない。従って、後に実行される配線形成工程及び個片化工程を考慮して、樹脂封止工程前における複数の複数の半導体チップ間の距離（間隔）を精度良く設計値通りに保つための技術に適用できるものではない。
そこで、この発明の主たる目的は、外部端子間の間隔（ピッチ）を緩和させることができる高信頼性なファンアウト構造を有する半導体装置及びその製造方法を提供することにある。
この目的の達成を図るため、この発明の半導体装置の製造方法によれば、下記のような構成上の特徴を有する。
すなわち、この発明の半導体装置の製造方法は、チップ搭載面を有する搭載基板を準備する工程と、互いに平行な複数の目標線をチップ搭載面に形成する工程と、目標線間の間隔よりも短い辺を有し、電極パッドが形成された第１の主表面と当該第１の主表面と対向する第２の主表面とを有する複数の半導体チップを準備する工程と、チップ搭載面上の目標線間に、第２の主表面が対面するよう複数の半導体チップをチップ搭載面上に搭載する工程であって、隣り合う２本の目標線の一方の目標線に沿って互いに離間させて搭載する工程と、チップ搭載面上に、複数の半導体チップを覆うように封止層を形成する工程と、電極パッドと電気的に接続されるとともに、封止層の表面領域のうち半導体チップ上方に位置する第１の領域上から半導体チップ間に位置する第２の領域上にわたって延在する配線パターンを形成する工程と、第２の領域上に位置する配線パターンの表面上に、外部端子を形成する工程と、第２の領域において封止層及び搭載基板を切断して半導体チップを個片化する工程とを含んでいる。
この構成によれば、半導体チップの直上以外の領域に外部端子が配置された、ファンアウト構造を有する半導体装置を実現することができる。
その結果、外部端子が配置される実装面が拡がるため、半導体チップの小型化に伴って外部端子間の配列ピッチが狭くなるのを緩和することできる。よって、電極パッドから外部端子へ至る配線の引き回しの困難性が緩和されるので、製品歩留まりの低下を抑制することができる。
さらに、この構成によれば、搭載基板に形成した第１の目標線（或いは、基準線とも称する。）に沿うように半導体チップを搭載することができるので、目標線を利用せずに半導体チップを搭載する場合よりも半導体チップを精度良く搭載することができる。
したがって、半導体チップを設計上の所望位置に精度良く搭載することができるので、搭載後の配線形成において当該配線を所望の位置に精度良く形成でき、よって、製品歩留まりの低下の抑制することができる。
さらに、この構成によれば、目標線として機能する溝が、封止層と半導体チップとの密着性を向上させる機能をも果たす。従って、個片化工程を経て個片化された半導体装置において、封止層が半導体チップの表面から剥離されることを防止することができる。
以下に、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
図１から図６を参照して、この発明の実施の形態に係る半導体装置およびその製造方法につき説明する。図１（Ａ）は、この実施の形態の半導体装置の説明に供する図であって、図１（Ｂ）の一点鎖線Ｉ−Ｉに沿って切断して得られる切り口（断面）を示す概略図である。図１（Ｂ）は、この実施の形態の半導体装置の説明に供する図であって、その主要部を模式的に示す概略的平面図である。
図１（Ａ）に示す半導体装置１０においては、半導体チップ１４は、半導体チップを搭載する搭載基板１２のチップ搭載面１２ａに搭載されている。この搭載面１２ａは、搭載基板１２の一方の主表面であり、半導体チップ１４の被搭載面の外形寸法よりも大きな面である。半導体チップ１４は、半導体基板としてのシリコン（Ｓｉ）基板に所要の回路素子（不図示）が形成されている。また、半導体チップ１４は、第１の主表面１４ｂと、この第１の主表面１４ｂと対向する第２の主表面１４ｃとを有している。第１の主表面１４ｂは、電極パッド形成面であって、電極パッド２１がこの第１の主表面１４ｂ上に形成されている。一方、第２の主表面１４ｃは電極パッドが形成されていない面であって、搭載基板１２に搭載される側の被搭載面である。半導体チップ１４の、この第２の主表面１４ｃ側が搭載基板１２のチップ搭載面１２ａに、ダイスボンド剤（不図示）によって固定されている。尚、搭載基板１２の材料は、好ましくは、半導体基板の材料と同じシリコンとするのが良い。その理由は、搭載基板１２と半導体チップ１４との間における熱膨張係数の差に起因する応力集中を緩和することができるからである。電極パッド２１はアルミニウム（Ａｌ）によって形成されている。
この構成例では、チップ搭載面１２ａに、第１及び第２目標線として、当該第１の主表面１２ａから搭載基板１２の中途の深さに至る第１及び第２の溝（ここでは、第１の溝１８ａのみが図示されている。）が形成されており、半導体チップ１４は、これら溝の縁に沿って、すなわち溝の縁を基準として当該溝の縁に並行するように搭載基板１２上に搭載されている（説明後述）。また、第１及び第２の目標線は、それぞれ平行に等間隔に設けられていて、隣接する２本の第１の目標線と隣接する２本の第２の目標線とで囲まれた領域が、１つの半導体チップのチップ搭載面領域として定義されている。
また、半導体チップ１４の第１主表面１４ｂ上には、この第１の主表面１４ｂを覆い、かつ電極パッド２１の表面を露出させるように、パッシベーション膜２２及び保護膜２４が順次に積層されて設けられている。パッシベーション膜２２は、シリコン酸化膜（ＳｉＯ2）によって形成されている。保護膜２４は、半導体チップ１４と後述する封止層３２との剥離を抑制する働きをする層であって、ポリイミド樹脂で形成されている。
また、各電極パッド２１と各半田ボール２５とが、導電部３０及び配線パターン（或いは、配線層とも称する。）３４を経て電気的に接続されている。
導電部３０は、第１の導電部２６と第２の導電部とを具えている。第１の導電部２６は、電極パッド２１上から保護膜２４上にわたって形成されている。第２の導電部２８はポスト部とも称せられ、第１の導電部２６上の所定位置で第１の導電部２６と接続されていて、第１の主表面１４ｂと直交する方向に突出している。第１の導電部２６は、第２の導電部２８を半導体チップ１４の上方の所望位置に再配置させる再配線層として機能している。これら第１及び第２の導電部（２６、２８）は、それぞれ銅（Ｃｕ）によって形成されている。
上述した、半導体チップ１４、第１導電部２６及び第２導電部２８の各構成部材を含む搭載基板１２の上側全面には、第２の導電部２８の頂面を除き、封止層３２が設けられている。この封止層３２は、第２の導電部２８の頂面を露出させるような厚みで、上述した構成部材を覆うように形成されている。この封止層３２上には、配線層３４が設けられている。
この配線層３４は、一端部が第２の導電部２８の頂面と接続されており、その他端部が、封止層３２の表面領域のうち、半導体チップ１４と対向する直上領域である第１の領域１００の外方の第２の領域２００に形成されている。このように、配線パターンである配線層３４は、封止層３２の表面領域のうち、半導体チップ１４の上方に位置しかつ第１の主表面１４ｂと対向する第１の領域１００から、半導体チップ１４の第１の主表面１４ｂの周縁よりも外側の領域の上方に位置しかつ第１の領域１００を取り囲む第２の領域２００にわたって形成されている。また、封止層３２はエポキシ樹脂によって形成されており、その上面は平坦である。
この封止層３２上には、表面保護膜３３が設けられている。封止層３２を覆うこの表面保護膜３３は、配線層３４の一部分を露出させる開口部を封止層３２の第２の領域２００に具えている。そして、この開口部から露出される配線層３４の表面領域上に、半田ボール２５が設けられている。配線層３４は、半田ボール２５を封止層３２の表面領域の所望位置に再配置させる再配線層として機能しており、銅によって形成されている。表面保護膜３３は、ポリイミド樹脂によって形成されている。
このように、この構成例の半導体装置１０は、半導体チップ１４の直上以外の封止層３２の表面領域部分、すなわち第１の主表面１４ｂと対向する第１の領域１００の外方の領域である第２の領域２００に半田ボール２５が配置された、ファンアウト構造を有している。
続いて、図１（Ｂ）を参照して、ファンアウト構造を有する半導体装置１０における半導体チップ１４の搭載位置について、さらに詳細に説明する。
図１（Ｂ）に示すように、この構成例では、矩形状の半導体チップ１４の裏面である第２の主表面、すなわち被搭載面１４ｃの１つの角部１４ａが、搭載基板１２のチップ搭載面１２ａに形成された１つの角部２０ａと実質的に合致するように、すなわち重なり合うように搭載されている。尚、実質的に合致とは、半導体チップ１４が有する角部１４ａと搭載基板に形成された角部２０ａとが完全に合致している状態はもとより、双方の角部（１４ａ、２０ａ）が合致した場合と同様の効果を得られる程度の誤差範囲内で僅かにずれた状態を含むものとする。
ここでの角部２０ａとは、第１及び第２の目標線である第１及び第２の溝（１８ａ、１８ｂ）が互いに交差する部分であり、ここでは交差角は直角（９０°）である。
この構成例では、半導体チップ１４が有する角部１４ａと搭載基板に形成された角部２０ａとが実質的に合致している状態、すなわち半導体チップ１４における第２の主表面１４ｃの角部１４ａを形成する二辺のそれぞれが、角部２０ａを形成する第１及び第２の溝（１８ａ、１８ｂ）の縁（１８１ａ、１８１ｂ）に実質的に重なっている。尚、半導体チップ１４の搭載位置は、上述した角部２０ａに合致させる位置のみに限定されない。よって、このほかに、例えば、図１（Ｂ）に一点鎖線で仮想的に示すように、半導体チップ１４１を、角部２０ａを形成する第１及び第２の溝（１８ａ、１８ｂ）の縁（１８１ａ、１８１ｂ）からそれぞれ所定距離離間させた位置に搭載しても良い。すなわち、半導体チップを、チップ搭載面の溝外の領域中において、溝の縁と平行にシフトさせた位置に搭載しても良い。具体的には、半導体チップ１４を、第１及び第２の溝（１８ａ、１８ｂ）の縁（１８１ａ、１８１ｂ）からの距離が互いに等しくなるように、或いは第１及び第２の溝（１８ａ、１８ｂ）の縁（１８１ａ、１８１ｂ）から互いに異なる距離となるように、平行にシフトさせた位置に搭載しても良い。
続いて、図２から図６を参照して、この半導体装置１０の製造方法につき以下説明する。図２は、目標線形成工程後の搭載基板を示す概略平面図である。図３、図５及び図６は半導体装置の製造工程の説明に供する概略断面図である。図４（Ａ）は、搭載工程後の搭載基板の概略平面図を示す図４（Ｂ）を一点鎖線IV−IVに沿って切断して得られる切り口を図中矢印方向から見た概略断面図である。尚、以下において搭載基板１２を半導体ウェハとして説明する。
先ず、目標線形成工程として、搭載基板１２のチップ搭載面１２ａに、第１の目標線としての第１の溝１８ａと、当該第１の溝１８ａと交差する第２の目標線としての第２の溝１８ｂとを形成する。この実施の形態では、交差角は９０°とする。
先ず、図２に示すように、所定寸法の搭載基板１２のチップ搭載面１２ａに、第１の溝１８ａを、隣り合う溝間の距離がｍとなるように縞状、すなわちストライプ状に形成する。第１の溝１８ａは、ダイシングブレードを用いたハーフダイシングによって、搭載基板の対向する一対の側面間に直線状に形成することができる。ここでの間隔すなわち配列ピッチｍは、半導体チップ１４の第１の溝１８ａが並ぶ方向（配列方向という。）の辺の長さよりも長く設定されている。
第１の溝１８ａ形成後、第１の溝１８ａと交差（ここでは、直交）する、第２の目標線としての第２の溝１８ｂを、隣り合う溝間の距離がｎとなるように縞状に形成する。第２の溝１８ｂも、ダイシングブレードを用いたハーフダイシングによって直線状に形成することができる。ここでの間隔すなわち配列ピッチｎは、半導体チップ１４の第２の溝１８ｂが並ぶ方向（配列方向）の辺の長さよりも長く設定されている。
第１及び第２の溝（１８ａ、１８ｂ）の形成は、上述したダイシングブレードによる切削方法のほかに、エッチング等の任意好適な方法を用いることができる。エッチングの場合には、例えば、水酸化カリウム（ＫＯＨ）やテトラメチルアンモニウムハイドロオキサイド（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）等の強アルカリ性の溶液を含有するエッチャントを用いたウェットエッチングを利用することができる。
こうして、搭載基板１２に、後工程において半導体チップ搭載用の目標線（或いは、基準線とも称する。）として機能する、格子状の溝である第１及び第２の溝（１８ａ、１８ｂ）を形成することができる。
次に、搭載工程として、搭載基板１２のチップ搭載面１２ａ上に半導体チップ１４を搭載する。この構成例では、半導体チップ１４を構成部分とする積層体５０を、搭載基板１２に搭載する。そこで、搭載工程に先立ち、積層体５０の形成を以下の手順で行う（半導体チップ用意工程）。
先ず、半導体基板に対する通常の不純物拡散処理等のウェハプロセスによって回路素子が形成された半導体チップ１４を複数個具えるウェハ４０を用意する。
続いて、ウェハ４０の表面全面に、電極パッド２１の表面を露出させるようにして、シリコン酸化膜からなるパッシベーション膜２２、及びポリイミド膜からなる保護膜２４を順次に形成する。尚、図中には便宜上３個の半導体チップ１４が図示されているが、その数はこれに限定されるものではない（図３（Ａ））。
続いて、電極パッド２１の表面を含め保護膜２４の上側からこれらを覆うように、銅のスパッタ等によって銅膜を形成する。然る後、銅膜に対してホトリソグラフィー工程を行って第１の導電部２６をチップの直上領域にパターニング形成する。その後、第１の導電部２６上の所定位置に、銅からなる第２の導電部、すなわちポスト部２８を電解めっき法等によって形成する。こうして、半導体チップ１４の第１の主表面１４ｂ上に、当該第１の主表面１４ｂに直交する方向に突出した導電部３０が形成される（図３（Ｂ））。
続いて、ダイシングブレードを用いて、ウェハ４０が個々の半導体チップ１２に個片化され、搭載基板１２上に搭載するための積層体５０が完成する（図３（Ｃ））。
次に、こうして得られた積層体５０を、チップ搭載面１２ａの第１及び第２の溝（１８ａ、１８ｂ）によって囲まれた領域内に１つずつ搭載していく。
図４（Ａ）及び（Ｂ）に示すように、この構成例では、上述した第１及び第２の溝（１８ａ、１８ｂ）を、半導体チップを具える積層体５０を所定位置に搭載するための目標線（或いは、基準線とも称する。）として利用する。
この構成例では、各半導体チップ１４を、当該半導体チップ１４における第２の主表面１４ｃの角部１４ａの１つが、チップ搭載面１２ａのうち第１及び第２の溝（１８ａ、１８ｂ）が交差する部分に形成された１つの角部２０ａと実質的に合致するように搭載基板１２に搭載する場合につき説明する。尚、実質的に合致とは、半導体チップ１４が有する角部１４ａと搭載基板に形成された角部２０ａとが完全に合致している状態はもとより、双方の角部（１４ａ、２０ａ）が合致した場合と同様の効果を得られる程度の誤差範囲内で僅かにずれた状態を含むものとする。
ここでの角部２０ａとは、第１の溝１８ａと第２の溝１８ｂとが交差して形成されたチップ搭載領域の角の領域をいう。ここでは第１及び第２の溝（１８ａ、１８ｂ）の縁によって囲まれたチップ搭載領域の四隅のうちの紙面左上の角部２０ｂについて一例として説明する。
そこで、半導体チップ１４の第２の主表面（被搭載面）１４ｃの角部１４ａを形成する二辺が、角部２０ａを形成する、目標線としての第１及び第２の溝（１８ａ、１８ｂ）の縁にそれぞれ重なるように、半導体チップ１４を搭載基板１２に搭載する。このとき、半導体チップ１４の第２の主表面１４ｃと搭載基板１２のチップ搭載面１２ａとを、例えば、ダイスボンド剤（不図示）によって固定する。
第１及び第２の溝（１８ａ、１８ｂ）を利用した半導体チップ１４の搭載位置の設定は、例えば、公知の一般的な画像認識処理を用いて行うことができる。この場合には、例えば、カメラによって取得された搭載基板の画像情報の中から溝に関する情報を抽出し、当該溝に関する情報に基づいて半導体チップの搭載位置を設定することができる。
こうした目標線を利用せずに半導体チップの搭載位置を設定する方法として、例えば、搭載基板１２の外周に形成された直線状の切り欠き部（オリフラ）や楔状の切り欠き（ノッチ）を用いた一般的な位置合わせ方法がある。しかし、オリフラやノッチの位置を基準とするこのような位置合わせ方法では、微細加工に要求される高い位置合わせ精度を得るのは困難である。なぜなら、オリフラやノッチを利用する位置合わせは、当該オリフラやノッチの位置のみを基準とする画像認識等によって行われるため、特に、オリフラやノッチから離れた位置での位置合わせにおいて誤差が生じやすい。
一方、この構成例のように、搭載基板１２に形成された目標線である溝（１８ａ、１８ｂ）を、画像認識する際の位置合わせの基準線として利用することにより、半導体チップが搭載されるべき位置を正確に把握することができるため、信頼性の高い位置合わせを行うことができる。よって、半導体チップの位置合わせ精度が増大するため、半導体チップ１４を搭載基板１２上に精度良く搭載することができる。
その結果、半導体チップを設計上の所望位置に精度良く搭載できるので、樹脂封止工程後の配線形成においてマスクパターンを所望位置に配置することができる。よって、配線を設計値通りの所望位置に精度良く形成することが可能となる。
さらに、第１及び第２の溝（１８ａ、１８ｂ）のそれぞれの間隔（ｍ、ｎ）が、半導体チップ１４の各辺の長さよりも長いことから、隣り合うチップ間隔の均一化が図られる。
その結果、後述する個片化工程を経て切り出される半導体装置の外形寸法の均一化を確実に実現することができるので、製品歩留まりの低下を期待できる。
尚、この構成例では、半導体チップの角部１４ａを、第１及び第２の溝（１８ａ、１８ｂ）によって形成された１つの角部２０ａに合致するように、半導体チップ１４を搭載基板１２に搭載する構成であるがこれに限定されるものではない。
よって、例えば、既に説明したように、例えば、半導体チップ１４の角部１４ａを形成する二辺を、角部２０ａを形成する第１及び第２の溝（１８ａ、１８ｂ）の縁（１８１ａ、１８１ｂ）から所定距離離間させた位置にずらして、半導体チップ１４を搭載しても良い（図１（Ｂ）参照）。すなわち、半導体チップ１４を、第１及び第２の縁（１８ａ、１８ｂ）からの距離が互いに等しくなるように、或いは第１及び第２の縁（１８ａ、１８ｂ）からの互いに異なる距離となるように、平行にシフトさせた位置に搭載することができる。
次に、封止層形成工程として、チップ搭載面１２ａの上側から、スピン塗布等によりエポキシ樹脂を塗布して、半導体チップを覆いかつ導電部３０の第２の導電部２８が隠れる程度の厚みで、封止層３２を形成する（図５（Ａ））。このとき、各溝（１８ａ、１８ｂ）内にも封止材が充填されるため封止層３２と搭載基板１２との接触面積が増大する。その結果、封止層が密着性の高いアンカー的な機能を果たすことになり、従って、後述する個片化工程を経て切り出される半導体装置の信頼性の向上を期待できる。ここで信頼性とは、例えば、封止層３２が半導体チップ１４の表面から剥離され難いことを意味する。尚、第１及び第２の溝（１８ａ、１８ｂ）は、半導体装置を製造する過程において、半導体チップ１４を搭載するための目標線として利用される。しかしながら、第１及び第２の溝（１８ａ、１８ｂ）は、個片化された半導体装置の信頼性を向上させる機能を果たすため、本発明は、製造方法のみならず最終構造である半導体装置としての特徴も有する。
次に、配線層形成工程として、電極パッド２１と電気的に接続される配線パターンである配線層３４を形成する。
そのため、先ず、グラインダーによって封止層３２に対する研磨を行い、すべての第２の導電部２８の頂面を露出させる。その後、露出した第２の導電部２８の頂面を覆うように封止層３２の上側全面に、銅膜をスパッタ等によって形成した後、銅膜に対しホトリソグラフィー工程を行って配線層３４をパターニング形成する。このとき、配線層３４を、封止層の表面領域のうち、半導体チップ１４の第１の主表面１４ｂと対向する第１の領域１００から半導体チップ１４間に位置する第２の領域２００にわたって形成する（図５（Ｂ））。ここで、第１の領域１００とは、封止層３２の表面領域のうち、半導体チップ１４の直上にある表面領域部分である。また、第２の領域とは、封止層３２の表面領域のうち、半導体チップ１４の第１の主表面１４ｂの周縁よりも外側の領域の上方に位置しかつ第１の領域１００を取り囲む表面領域部分である。
次に、外部端子形成工程として、第２の領域２００にある配線層３４の表面領域部分上に外部端子を形成する。
そのため、先ず、封止層３２の表面全面に配線層３４を覆うようにしてポリイミド樹脂等の層を形成した後、この層に対しホトリソグラフィー法によって、配線層３４の表面を露出させる開口部４５を形成する。この開口部４５が形成されたポリイミド樹脂等の絶縁層が表面保護膜３３を形成する（図５（Ｃ））。この表面保護膜３３に形成されている開口部４５は、半導体チップ１４の第２の領域２００に位置している。
その後、開口部４５から露出する配線層３４上に、外部端子としての半田ボール２５をリフロー形成する（図６）。尚、必要に応じて、配線層３４と半田ボール２５との間にバリアメタル層等を形成しても良い。
その後、個片化工程として、ダイシングブレードによって、隣り合う半導体チップ１４に接続された各々の半田ボール間を切断して、各半導体装置であるパッケージ１０に切り出す（図１（Ａ）参照）。このように、ウェハ状態のまま外部端子形成工程までを完了させた後、ダイシングブレードを用いて個片化することにより、封止層３２及び搭載基板１２の側面は当該ダイシングブレードによる切断面となっている。
上述した説明から明らかなように、この実施の形態半導体装置とその製造方法によれば、半導体チップ１４の直上以外の領域、すなわち半導体チップ１４の第１の主表面１４ｂの周縁よりも外側の領域の上方に位置する第２の領域２００に半田ボール２５が配置された、ファンアウト構造を実現することができる。
その結果、外部端子である半田ボールが配置される実装面を半導体チップ表面の面積よりも拡張することができるため、半導体チップの小型化に伴って外部端子間の配列ピッチが狭くなるのを緩和することができる。よって、電極パッドから外部端子へ至る配線の引き回しの困難性が緩和されるので、製品歩留まりの低下の抑制することができる。
さらに、この実施の形態によれば、搭載基板に形成した目標線に沿うように半導体チップを搭載することができので、目標線を利用せずに半導体チップを搭載する場合よりも半導体チップを精度良く搭載することができる。
したがって、半導体チップを設計上の所望位置に精度良く搭載することができるので、搭載後の配線形成において当該配線を所望の位置に精度良く形成でき、よって、製品歩留まりの低下の抑制することができる。
さらに、この実施の形態によれば、目標線として機能する溝が、封止層と半導体チップとの密着性を向上させる機能をも果たす。従って、個片化工程を経て個片化された半導体装置において、封止層が半導体チップの表面から剥離されることを防止することができる。
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
例えば、上述した実施の形態では、目標線を溝とした場合について説明したが、突条であっても良い。この場合には、突条を印刷法等の任意好適な方法を適用して形成することができる。
また、上述した実施の形態では、ファンアウト構造のみを有する半導体装置について説明したが、目的や設計に応じてファンイン／ファンアウト構造を有する場合であっても良い。ファンイン／ファンアウト構造とは、外部端子が半導体チップ表面の直上領域にも配置される構造である。
（Ａ）は、この発明の実施の形態の半導体装置を示す概略断面図であり、（Ｂ）は、この発明の実施の形態の半導体装置を示す概略平面図である。 この発明の実施の形態の半導体装置の製造工程の説明に供する概略平面図（その１）である。 （Ａ）〜（Ｃ）は、この発明の実施の形態の半導体装置の製造工程の説明に供する概略断面図（その２）である。 （Ａ）及び（Ｂ）は、この発明の実施の形態の半導体装置の製造工程の説明に供する概略断面図及び概略平面図（その３）である。 （Ａ）〜（Ｃ）は、この発明の実施の形態の半導体装置の製造工程の説明に供する概略断面図（その４）である。 この発明の実施の形態の半導体装置の製造工程の説明に供する概略断面図（その５）である。
符号の説明
１０：半導体装置
１２：搭載基板
１２ａ：搭載基板のチップ搭載面
１４、１４１：半導体チップ
１４ａ：半導体チップの第２の主表面の角部
１４ｂ：半導体チップの第１の主表面
１４ｃ：半導体チップの第２の主表面
１８ａ：第１の溝（第１の目標線）
１８ｂ：第２の溝（第２の目標線）
２０ａ：搭載基板のチップ搭載面の角部
２１：電極パッド
２２：パッシベーション膜
２４：保護膜
２５：半田ボール（外部端子）
２６：第１の導電部
２８：第２の導電部（ポスト部）
３０：導電部
３２：封止層
３３：表面保護膜
３４：配線層
４０：ウェハ
４５：開口部
５０：積層体
１００：第１の領域
２００：第２の領域
１８１ａ：第１の溝の縁
１８１ｂ：第２の溝の縁

Claims (17)

  1. チップ搭載面を有する搭載基板を準備する工程と、
    互いに平行な複数の目標線を前記チップ搭載面に形成する工程と、
    前記目標線間の間隔よりも短い辺を有し、電極パッドが形成された第１の主表面と該第１の主表面と対向する第２の主表面とを有する複数の半導体チップを準備する工程と、
    前記チップ搭載面上の前記目標線間に、前記第２の主表面が対面するよう複数の前記半導体チップを前記チップ搭載面上に搭載する工程であって、隣り合う２本の目標線の一方の目標線に沿って互いに離間させて搭載する工程と、
    前記チップ搭載面上に、複数の前記半導体チップを覆うように封止層を形成する工程と、
    前記電極パッドと電気的に接続されるとともに、前記封止層の表面領域のうち前記半導体チップ上方に位置する第１の領域上から前記半導体チップ間に位置する第２の領域上にわたって延在する配線パターンを形成する工程と、
    前記第２の領域上に位置する前記配線パターンの表面上に、外部端子を形成する工程と、
    前記第２の領域において前記封止層及び前記搭載基板を切断する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップを前記チップ搭載面上に搭載する工程では、複数の前記半導体チップを、該半導体チップの辺を前記一方の目標線に合わせて搭載することを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップを前記チップ搭載面上に搭載する工程では、複数の前記半導体チップを、該半導体チップの辺を前記一方の目標線から所定の距離だけ離して搭載することを特徴とする半導体装置の製造方法。
  4. 請求項１ないし３のいずれか一項に記載の半導体装置の製造方法において、
    前記目標線は互いに平行な第１の目標線と、該第１の目標線に直角に交差する第２の目標線で構成され、
    前記半導体チップを前記チップ搭載面上に搭載する工程における前記一方の目標線は、前記第１の目標線もしくは前記第２の目標線のいずれか一方であることを特徴する半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記半導体チップを前記チップ搭載面上に搭載する工程では、前記半導体チップの角部を、前記第１及び第２の目標線が交差することによって形成される前記チップ搭載面の角部に合わせて搭載することを特徴とする半導体装置の製造方法。
  6. 請求項４に記載の半導体装置の製造方法において、
    前記半導体チップを前記チップ搭載面上に搭載する工程では、前記半導体チップを、前記第１及び第２の目標線それぞれに対して平行にずらして搭載することを特徴とする半導体装置の製造方法。
  7. 請求項１ないし６のいずれか一項に記載の半導体装置の製造方法において、
    前記目標線は、前記チップ搭載面に形成された溝であることを特徴とする半導体装置の製造方法。
  8. 請求項１ないし６のいずれか一項に記載の半導体装置の製造方法において、
    前記目標線は、前記チップ搭載面から突出した突出部であることを特徴とする半導体装置の製造方法。
  9. 電極パッドが形成された第１の主表面と、該第１の主表面と対向する第２の主表面とを有する半導体チップと、
    前記第２の主表面の面積よりも広い面積を有するとともに前記第２の主表面と対面するチップ搭載面を有し、前記半導体チップを搭載する搭載基板と、
    前記チップ搭載面上に、前記半導体チップを覆うように形成された封止層と、
    前記電極パッドと電気的に接続されるとともに、前記封止層の表面領域のうち前記半導体チップの上方に位置する第１の領域上から該第１の領域を囲む第２の領域上にわたって延在する配線パターンと、
    前記第２の領域上に位置する前記配線パターンの表面上に配置された外部端子と
    を有し、
    前記搭載基板のチップ搭載面には、前記搭載基板の対向する一対の側面間に延在する溝部が形成されており、該溝部には前記封止層が形成されていることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記半導体チップは、前記溝部に沿って前記搭載基板上に搭載されていることを特徴とする半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記半導体チップは、前記溝部に合わせて前記搭載基板上に搭載されていることを特徴とする半導体装置。
  12. 請求項９に記載の半導体装置において、
    前記半導体チップは、前記溝部から所定の距離離間して前記搭載基板上に搭載されていることを特徴とする半導体装置。
  13. 請求項９に記載の半導体装置において、
    前記搭載基板及び前記封止層の側面は切断された切断面であることを特徴とする半導体装置。
  14. 請求項９ないし１３のいずれか一項に記載の半導体装置において、
    前記溝部は、前記搭載基板の対向する一対の側面間に延在する第１の溝部と、前記搭載基板の対向する他の一対の側面間に延在する第２の溝部で構成されていることを特徴とする半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記半導体チップの角部は、前記第１及び第２の溝部が交差することによって形成される前記チップ搭載面の角部に合わせて搭載されていることを特徴とする半導体装置。
  16. 請求項１４に記載の半導体装置において、
    前記半導体チップは、前記第１及び第２の溝部のそれぞれに対して平行にずらして搭載されていることを特徴とする半導体装置。
  17. 電極パッドが形成された第１の主表面と、該第１の主表面と対向する第２の主表面とを有する半導体チップと、
    前記第２の主表面の面積よりも広い面積を有するとともに、前記第２の主表面と対面するチップ搭載面を有し、前記半導体チップを搭載する搭載基板と、
    前記チップ搭載面上に、前記半導体チップを覆うように形成された封止層と、
    前記電極パッドと電気的に接続されるとともに、前記封止層の表面領域のうち前記半導体チップの上方に位置する第１の領域上から該第１の領域を囲む第２の領域上にわたって延在する配線パターンと、
    前記第２の領域上に位置する前記配線パターンの表面上に配置された外部端子と
    を有し、
    前記搭載基板のチップ搭載面には、前記搭載基板の対向する一対の側面間に延在する突出部が形成されており、該突出部は前記封止層で覆われていることを特徴とする半導体装置。
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