WO2020067732A1 - 반도체 패키지 - Google Patents

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insulating layer
wiring pattern
semiconductor package
via hole
micrometers
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권용태
이준규
오동훈
김수윤
신경록
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    • H01L2924/301—Electrical effects
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Definitions

  • the technical idea of the present invention relates to a semiconductor package, and more particularly, to a wafer level package.
  • a semiconductor package is manufactured by performing a semiconductor package process on semiconductor chips manufactured by performing various semiconductor processes on a wafer.
  • a wafer-level package technology has been proposed that performs a semiconductor package process at a wafer level and individualizes a wafer-level semiconductor package that has been subjected to a semiconductor package process into individual units.
  • the problem to be solved by the technical idea of the present invention is to provide a semiconductor package with high reliability.
  • a semiconductor chip including a chip pad, on the semiconductor chip, a first insulating layer including a first via hole, and on the first insulating layer, A second insulating layer provided on the first wiring pattern, the first insulating layer and the first wiring pattern connected to the chip pad through the first via hole of the first insulating layer, and including a second via hole, and It is provided on the second insulating layer, and includes a second wiring pattern connected to the first wiring pattern through the second via hole of the second insulating layer, and the first insulating layer is in contact with the second insulating layer.
  • a semiconductor package including a first upper surface and a first lower surface opposite to the first upper surface, wherein the first upper surface of the first insulating layer has a greater surface roughness than the first lower surface of the first insulating layer.
  • the first insulating layer and / or the second insulating layer are formed relatively thick to function as a buffer against external shock, reliability of the semiconductor package can be improved.
  • the adhesive force between the first insulating layer and the first wiring pattern and The adhesive strength between the second insulating layer and the second wiring pattern may be improved.
  • FIG. 1 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • FIG. 2 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • 3A to 3H are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 1.
  • 4A to 4E are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package illustrated in FIG. 2.
  • FIG. 5 is a cross-sectional view of a semiconductor package in accordance with exemplary embodiments of the present invention.
  • 6A and 6B are plan views showing the shielding layer of FIG. 5, respectively.
  • the semiconductor package according to the technical concept of the present invention is provided on a semiconductor chip including a chip pad, the semiconductor chip, a first insulating layer including a first via hole, and a first insulating layer, and the first A first wiring pattern connected to the chip pad through the first via hole of the insulating layer, a second insulating layer provided on the first insulating layer and the first wiring pattern, and including a second via hole, and the second wiring layer It is provided on an insulating layer, and includes a second wiring pattern connected to the first wiring pattern through the second via hole of the second insulating layer, wherein the first insulating layer is a first upper surface contacting the second insulating layer And a first lower surface opposite to the first upper surface, wherein the first upper surface of the first insulating layer has a greater surface roughness than the first lower surface of the first insulating layer.
  • first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
  • first component may be referred to as a second component
  • second component may be referred to as a first component without departing from the scope of the inventive concept.
  • FIG. 1 is a cross-sectional view of a semiconductor package 100 in accordance with exemplary embodiments of the present invention.
  • the semiconductor package 100 may include a semiconductor chip 110 and a redistribution structure 120 on the semiconductor chip 110.
  • a plurality of individual devices of various types may be formed on the semiconductor chip 110.
  • the plurality of individual devices may be various microelectronic devices, for example, a metal-oxide-semiconductor field effect transistor (MOSFET) such as a complementary metal-insulator-semiconductor transistor (CMOS transistor), a system large scale LSI integration), an image sensor such as a CMOS imaging sensor (CIS), a micro-electro-mechanical system (MEMS), an active device, a passive device, and the like.
  • MOSFET metal-oxide-semiconductor field effect transistor
  • CMOS transistor complementary metal-insulator-semiconductor transistor
  • CIS CMOS imaging sensor
  • MEMS micro-electro-mechanical system
  • active device a passive device, and the like.
  • the semiconductor chip 110 may include a chip pad 111 provided on the first surface 117.
  • the chip pad 111 may be electrically connected to the semiconductor device formed on the semiconductor chip 110.
  • the semiconductor chip 110 may include a passivation film covering the first surface 117.
  • the semiconductor chip 110 may be, for example, the memory semiconductor chip 110.
  • the memory semiconductor chip 110 may be, for example, a volatile memory semiconductor chip such as dynamic random access memory (DRAM) or static random access memory (SRAM), or phase-change random access memory (PRAM) or magnetoresistive random access (MRAM).
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • PRAM phase-change random access memory
  • MRAM magnetoresistive random access
  • Non-volatile memory semiconductor chips such as Memory (Ferroelectric Random Access Memory), FeRAM (Resistive Random Access Memory), or RRAM.
  • the semiconductor chip 110 may be a logic chip.
  • the semiconductor chip 110 may be a central processor unit (CPU), a micro processor unit (MPU), a graphical processor unit (GPU), or an application processor (AP).
  • CPU central processor unit
  • MPU micro processor unit
  • GPU graphical processor unit
  • AP application processor
  • the semiconductor package 100 is illustrated as including one semiconductor chip, but the semiconductor package 100 may include two or more semiconductor chips.
  • the two or more semiconductor chips included in the semiconductor package 100 may be homogeneous semiconductor chips or heterogeneous semiconductor chips.
  • the semiconductor package 100 may be a system in package (SIP) in which semiconductor chips of different types are electrically connected to each other to operate as a system.
  • SIP system in package
  • the redistribution structure 120 may be provided on the first surface 117 of the semiconductor chip 110.
  • the redistribution structure 120 may include an insulating layer 130 and a wiring pattern 140.
  • the insulating layer 130 may be disposed on the first surface 117 of the semiconductor chip 110.
  • the insulating layer 130 may have a structure in which a plurality of insulating layers are stacked, for example, may include a first insulating layer 131 and a second insulating layer 133 sequentially stacked.
  • the thickness of the insulating layer of one layer constituting the insulating layer 130 may be between 0.1 micrometers and 70 micrometers.
  • the thickness of the first insulating layer 131 and the thickness of the second insulating layer 133 may be between 0.1 and 70 micrometers, respectively.
  • the first insulating layer 131 and the second insulating layer 133 may be made of an insulating polymer, an epoxy, a silicon oxide film, a silicon nitride film, an insulating polymer, or a combination thereof, respectively.
  • the first insulating layer 131 and the second insulating layer 133 may be made of a non-photosensitive material or a photosensitive material, respectively.
  • the first insulating layer 131 and the second insulating layer 133 forming the insulating layer 130 may be made of different materials.
  • the first insulating layer 131 is made of a non-photosensitive material, for example, non-photosensitive polyimide
  • the second insulating layer 133 is a photosensitive material, for example, photosensitive polyimide (photosensitive polyimide).
  • the coefficient of thermal expansion of the first insulating layer 131 may be different from the coefficient of thermal expansion of the second insulating layer 133.
  • the coefficient of thermal expansion of the first insulating layer 131 may be greater than that of the second insulating layer 133.
  • the coefficient of thermal expansion of the first insulating layer 131 may be smaller than that of the second insulating layer 133.
  • the first insulating layer 131 is opposite to the upper surface 131U and the upper surface 131U contacting the second insulating layer 133 and the first surface 117 of the semiconductor chip 110.
  • the surface roughness of the upper surface 131U of the first insulating layer 131 may be different from the surface roughness of the lower surface 131L.
  • the surface roughness of the upper surface 131U of the first insulating layer 131 may be greater than the surface roughness of the lower surface 131L.
  • the upper surface 131U of the first insulating layer 131 is formed to have a relatively large surface roughness, the first wiring pattern 141 and the first wiring pattern 141 formed on the upper surface 131U of the first insulating layer 131 are formed.
  • the adhesive strength between the insulating layers 131 may be improved.
  • the surface roughness of the first insulating layer 131 may be different from the surface roughness of the second insulating layer 133.
  • the surface roughness of the upper surface 131U of the first insulating layer 131 is the surface roughness of the upper surface 133U of the second insulating layer 133 and the surface of the lower surface 133L of the second insulating layer 133 It can be greater than roughness.
  • the first insulating layer 131 and / or the second insulating layer 133 may be formed to be relatively thick compared to the insulating layer of the wafer level package having a thickness of 5 micrometers.
  • the thickness of the first insulating layer 131 and the thickness of the second insulating layer 133 may be 10 micrometers or more, respectively.
  • the thickness of the first insulating layer 133 may be between about 10 micrometers and about 70 micrometers.
  • the thickness of the first insulating layer 133 may be between about 20 micrometers and about 60 micrometers, or between about 30 micrometers and about 50 micrometers.
  • the thickness of the second insulating layer 133 may be between about 10 micrometers and about 70 micrometers. Alternatively, the thickness of the second insulating layer 133 may be between about 20 micrometers and about 60 micrometers, or between about 30 micrometers and about 50 micrometers. At this time, the thickness of the second insulating layer 133a and the thickness of the first insulating layer 131 may be substantially the same, or may be different.
  • the first insulating layer 131 and / or the second insulating layer 133 functions as a buffer against external impacts, thereby semiconductor
  • the reliability of the package 100 can be improved.
  • the stress applied to the external connection terminal 170 between the mounting substrate on which the semiconductor package 100 is mounted and the second insulating layer 133 is greatly increased. Can be reduced.
  • the wiring pattern 140 is electrically connected to the chip pad 111 of the semiconductor chip 110 and may provide an electrical connection path for electrically connecting the chip pad 111 to an external device.
  • the wiring pattern 140 may have a multi-layer structure, and may include, for example, a first wiring pattern 141 and a second wiring pattern 143.
  • the first insulating layer 131 may cover the first surface 117 of the semiconductor chip 110 and may have a first via hole 131H for exposing a portion of the chip pad 111. .
  • a portion of the first wiring pattern 141 extends along the upper surface 131U of the first insulating layer 131, and the other portion of the first wiring pattern 141 is a via hole 131H of the first insulating layer 131
  • the first insulating layer 131 formed by extending along the inner wall may be connected to the chip pad 111.
  • the second insulating layer 133 may be formed on the first insulating layer 131 to cover the first wiring pattern 141, and the second via hole for exposing a portion of the first wiring pattern 141 (133H).
  • a portion of the second wiring pattern 143 extends along the top surface 133U of the second insulating layer 133, and another portion of the second wiring pattern 143 is a via hole 133H of the second insulating layer 133
  • the second insulating layer 133 formed by extending along the inner wall may be connected to the first wiring pattern 141.
  • the second wiring pattern 143 functions as an external connection pad, and may be, for example, an under bump metal (UBM).
  • An external connection terminal 170 may be disposed on the second wiring pattern 143.
  • the external connection terminal 170 may have a spherical shape or a ball shape, for example, a solder ball or a solder bump.
  • the external connection terminal 170 is electrically connected to the chip pad 111 of the semiconductor chip 110 through the wiring pattern 140, and may be configured to electrically connect the semiconductor package 100 and an external device.
  • the second wiring pattern 143 may be omitted, and in this case, the external connection terminal 170 is exposed through the second via hole 133H of the second insulating layer 133. It may be directly disposed on the first wiring pattern 141.
  • the wiring pattern 140 may be made of a conductive material, for example, W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, or a combination thereof.
  • the first wiring pattern 141 and the second wiring pattern 143 may be made of the same material or a combination of the same materials, or may be made of different materials or a combination of different materials.
  • the external connection terminal 170 may cover the second wiring pattern 143 so that the second wiring pattern 143 is not exposed to the outside.
  • the external connection terminal 170 may cover the upper surface and sidewalls of the second wiring pattern 143. Since the external connection terminal 170 is formed to cover the second wiring pattern 143, the contact area between the second wiring pattern 143 and the external connection terminal 170 may be increased, and the second wiring pattern 143 ) Can be prevented from being exposed and damaged.
  • FIG. 2 is a cross-sectional view of a semiconductor package 100a according to exemplary embodiments of the present invention.
  • the semiconductor package 100a illustrated in FIG. 2 may have substantially the same configuration as the semiconductor package 100 illustrated in FIG. 1 except for the configuration of the insulating layer 130a of the redistribution structure 120a.
  • FIG. 2 descriptions overlapping with those in FIG. 1 are omitted or simplified.
  • the first insulating layer 131 and the second insulating layer 133a forming the insulating layer 130a may be made of the same material.
  • the first insulating layer 131 and the second insulating layer 133a may be made of a non-photosensitive material, for example, non-photosensitive polyimide.
  • the second insulating layer 133a includes opposite upper surfaces 133aU and lower surfaces 133aL, and the surface roughness of the upper surface 133aU of the second insulating layer 133a is lower surface 133aL. ) May be different from the surface roughness.
  • the surface roughness of the upper surface 133aU of the second insulating layer 133a may be greater than the surface roughness of the lower surface 133aL.
  • the second wiring pattern 143 and the second wiring pattern 143 formed on the upper surface 133aU of the second insulating layer 133a may be improved.
  • 3A to 3H are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package 100 illustrated in FIG. 1.
  • a first sacrificial pattern 151 is formed on the chip pad 111 of the semiconductor chip 110.
  • the first sacrificial pattern 151 is for defining an area in which a first via hole (131H in FIG. 3D) to be described later is formed, and the first sacrificial pattern 151 may cover at least a portion of the chip pad 111. .
  • the first sacrificial pattern 151 may have a pillar shape.
  • the first sacrificial pattern 151 may have a height between about 30 micrometers and about 50 micrometers.
  • a sacrificial film made of photo resist is formed on the first surface 117 of the semiconductor chip 110, and the sacrificial film Patterning process for can be performed.
  • a first insulating layer 132 covering the semiconductor chip 110 and the first sacrificial pattern 151 is formed.
  • the first insulating layer 132 may be formed through a film lamination process using a solid state insulating film including a non-photosensitive material.
  • the first insulating film 132 may be formed by applying a semi-cured (ie, B-stage) insulating film on the semiconductor chip 110 and performing a pre-cure process. have.
  • the first insulating film 132 is formed using a solid insulating film, generation of residual stress due to heat shrinkage can be minimized. Further, by forming the first insulating film 132 using a solid insulating film, the first insulating film 132 having a relatively thick thickness can be easily formed.
  • the method of forming the first insulating film 132 is not limited thereto, and for example, the first insulating film 132 may be formed by a spin coating process.
  • a portion of the first insulating layer (132 of FIG. 3B) is removed to form a first insulating layer 131 exposing at least a portion of the first sacrificial pattern 151.
  • the first sacrificial pattern 151 may protrude from the upper surface 131U of the first insulating layer 131.
  • an etch back process or a polishing process may be performed.
  • the first sacrificial pattern 151 may protrude from the first insulating layer 131. That is, the upper surface 131U of the first insulating layer 131 may be lower than the upper surface of the first sacrificial pattern 151.
  • the height of the first sacrificial pattern 151 protruding from the upper surface 131U of the first insulating layer 131 may be between about 10% and about 40% of the total height of the first sacrificial pattern 151. .
  • the height of the first sacrificial pattern 151 protruding from the top surface 131U of the first insulating layer 131 is between about 1 micrometer and about 20 micrometers, or between about 5 micrometers and about 15 micrometers Can be
  • a part of the first insulating layer 132 may be removed by performing an etch-back process.
  • the top surface 131U of the first insulating layer 131 may have a surface roughness greater than that of the top surface of the first insulating layer 132 before the etch-back process.
  • the surface roughness of the upper surface 131U of the first insulating layer 131 may be greater than the surface roughness of the lower surface 131L of the first insulating layer 131.
  • the first sacrificial pattern (151 of FIG. 3C) may be removed.
  • a strip process may be performed.
  • a first via hole 131H exposing the chip pad 111 may be formed.
  • a curing process for the first insulating layer 131 may be performed.
  • a first wiring pattern 141 is formed on the chip pad 111 exposed through the first insulating layer 131 and the first via hole 131H.
  • the first wiring pattern 141 is formed along the surface of the first insulating layer 131 and may be connected to the chip pad 111 exposed through the first via hole 131H of the first insulating layer 131.
  • adhesion between the first wiring pattern 141 and the first insulating layer 131 may be enhanced. have.
  • a seed metal layer covering the first insulating layer 131 may be formed, and a plating process using the seed metal layer as a seed may be performed.
  • the first wiring pattern 141 may be formed through immersion plating, electroless plating, electroplating, or a combination thereof.
  • a second insulating layer 133 is formed on the first insulating layer 131.
  • the second insulating layer 133 may be formed to cover the first wiring pattern 141 and have a second via hole 133H that may expose a portion of the first wiring pattern 141.
  • a second insulating layer is formed on the first insulating layer 131, and a part of the second insulating layer is removed to remove the second via hole 133H.
  • the second insulating film may be formed through a film lamination process using an insulating film containing a photosensitive material, and a second via hole 133H may be formed through an exposure and development process for the second insulating film. have.
  • the second wiring pattern (on the first wiring pattern 141 exposed through the second insulating layer 133 and the second via hole 133H) 143).
  • the second wiring pattern 143 may be electrically connected to the first wiring pattern 141 exposed through the second via hole 133H of the second insulating layer 133.
  • the second wiring pattern 143 may be formed through a method similar to the first wiring pattern 141 described with reference to FIG. 3E.
  • the external connection terminal 170 may be formed on the second wiring pattern 143.
  • the semiconductor package at the wafer level may be cut along the scribe lane so that the semiconductor package manufactured at the wafer level is individualized into individual semiconductor packages.
  • 4A to 4E are cross-sectional views sequentially illustrating a method of manufacturing the semiconductor package 100a illustrated in FIG. 2.
  • a structure corresponding to the result of FIG. 3E is prepared, and a second sacrificial pattern 153 is formed on the first wiring pattern 141 of the structure.
  • the second sacrificial pattern 153 is for defining a region in which the second via hole 133H, which will be described later, is formed, and the second sacrificial pattern 153 may cover a part of the first wiring pattern 141.
  • the second sacrificial pattern 153 may have a pillar shape.
  • the distance between the upper surface of the second sacrificial pattern 153 and the surface of the first insulating layer 131 may be between about 30 micrometers and about 50 micrometers.
  • a sacrificial film made of photoresist is formed on the first insulating layer 131 and the first wiring pattern 141, and the sacrificial film is formed.
  • the patterning process can be performed.
  • a second insulating layer 134 is formed on the first insulating layer 131.
  • the second insulating layer 134 may cover the first wiring pattern 141 and the second sacrificial pattern 153.
  • the second insulating film 134 may be formed through a film lamination process using an insulating film including a non-photosensitive material.
  • the method of forming the second insulating film 134 is not limited thereto, and for example, the second insulating film 134 may be formed by a spin coating process.
  • a portion of the second insulating layer (134 of FIG. 4B) is removed to form a second insulating layer 133a exposing at least a portion of the second sacrificial pattern 153.
  • the second sacrificial pattern 153 protrudes from the upper surface 133aU of the second insulating layer 133a, and the upper surface 133aU of the second insulating layer 133a It may be lower than the upper surface of the second sacrificial pattern 153.
  • an etch-back process or a polishing process may be performed.
  • the second sacrificial pattern 153 may protrude from the second insulating layer 133a. That is, the upper surface 133aU of the second insulating layer 133a may be lower than the upper surface of the second sacrificial pattern 153.
  • the height of the second sacrificial pattern 153 protruding from the top surface 133aU of the second insulating layer 133a may be between about 10% and about 40% of the total height of the second sacrificial pattern 153. .
  • the height of the second sacrificial pattern 153 protruding from the top surface 133aU of the second insulating layer 133a may be between about 1 micrometer and about 20 micrometers, or between about 5 micrometers and about 15 micrometers. have.
  • a part of the second insulating layer 134 may be removed by performing an etch-back process.
  • the upper surface 133aU of the second insulating layer 133a may have a surface roughness greater than that of the upper surface of the second insulating layer 134 before the etch-back process.
  • the surface roughness of the upper surface 133aU of the second insulating layer 133a may be greater than the surface roughness of the lower surface 133aL of the second insulating layer 133a by the etch-back process.
  • the second sacrificial pattern (153 of FIG. 4C) may be removed.
  • a strip process may be performed.
  • a second via hole 133H exposing the first wiring pattern 141 may be formed.
  • a curing process for the second insulating layer 133a may be performed.
  • the second wiring pattern 143 is formed on the second insulating layer 133.
  • the second wiring pattern 143 may be electrically connected to the first wiring pattern 141 exposed through the second via hole 133H of the second insulating layer 133.
  • adhesion between the second wiring pattern 143 and the second insulating layer 133a may be enhanced. have.
  • the external connection terminal 170 may be formed on the second wiring pattern 143. Thereafter, the semiconductor package at the wafer level may be cut along the scribe lane so that the semiconductor package manufactured at the wafer level is individualized into individual semiconductor packages.
  • FIG. 5 is a cross-sectional view of a semiconductor package 100b according to exemplary embodiments of the present invention.
  • 6A and 6B are plan views showing the shielding layer 180 of FIG. 5, respectively.
  • the semiconductor package 100b illustrated in FIG. 5 may have substantially the same configuration as the semiconductor package 100a illustrated in FIG. 2 except that the redistribution structure 120b further includes a shielding layer 180. .
  • FIGS. 5, 6A, and 6B descriptions overlapping with those described above are omitted or simplified.
  • the redistribution structure 120b may include a shield layer 180.
  • the shielding layer 180 is disposed on the semiconductor chip 110 and shields electromagnetic interference (EMI), thereby preventing performance degradation of the semiconductor chip 110 due to EMI.
  • the shielding layer 180 may include conductive materials such as copper (Cu), silver (Ag), and platinum (Pt).
  • the shielding layer 180 may be provided in the first insulating layer 131 and may be spaced apart from the first wiring pattern 141.
  • the first insulating layer 131 may include a first sub insulating layer 1311 and a second sub insulating layer 1313 sequentially stacked on the first surface 117 of the semiconductor chip 110.
  • the shielding layer 180 may be formed between the first sub-insulating layer 1311 and the second sub-insulating layer 1313.
  • the shielding layer 180 since the first insulating layer 131 is formed thick, the shielding layer 180 may be additionally formed without increasing the thickness of the redistribution structure 120b.
  • the shielding layer 180 is illustrated as being disposed in the first insulating layer 131, but is not limited thereto.
  • a second shielding layer may be formed in the second insulating layer 133a.
  • the second insulating layer 133a is a third sub insulating layer and a fourth sub insulating layer sequentially stacked on the first insulating layer 131.
  • the second shielding layer may be interposed between the third sub insulating layer and the fourth sub insulating layer and spaced apart from the second wiring pattern 143.
  • the shielding layer 180 has a plate shape, but an opening through which the first wiring pattern 141 extending along the first via hole 131H may pass. (181).
  • the shielding layer 180 has a mesh (mesh) shape, the first wiring pattern 141 extending along the first via hole (131H) It may have an opening 181 through which it can pass.

Abstract

본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩, 상기 반도체 칩 상에 마련되고, 제1 비아홀을 포함하는 제1 절연층, 상기 제1 절연층 상에 마련되고, 상기 제1 절연층의 상기 제1 비아홀을 통해 상기 칩 패드에 연결된 제1 배선 패턴, 상기 제1 절연층 및 상기 제1 배선 패턴 상에 마련되고, 제2 비아홀을 포함하는 제2 절연층, 및 상기 제2 절연층 상에 마련되고, 상기 제2 절연층의 상기 제2 비아홀을 통해 상기 제1 배선 패턴에 연결된 제2 배선 패턴을 포함하고, 상기 제1 절연층은 상기 제2 절연층에 접하는 제1 상면 및 상기 제1 상면에 반대된 제1 하면을 포함하고, 상기 제1 절연층의 상기 제1 상면은 상기 제1 절연층의 상기 제1 하면보다 큰 표면 거칠기를 가지는 반도체 패키지를 제공한다.

Description

반도체 패키지
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package)에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 높은 신뢰성을 가지는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩, 상기 반도체 칩 상에 마련되고, 제1 비아홀을 포함하는 제1 절연층, 상기 제1 절연층 상에 마련되고, 상기 제1 절연층의 상기 제1 비아홀을 통해 상기 칩 패드에 연결된 제1 배선 패턴, 상기 제1 절연층 및 상기 제1 배선 패턴 상에 마련되고, 제2 비아홀을 포함하는 제2 절연층, 및 상기 제2 절연층 상에 마련되고, 상기 제2 절연층의 상기 제2 비아홀을 통해 상기 제1 배선 패턴에 연결된 제2 배선 패턴을 포함하고, 상기 제1 절연층은 상기 제2 절연층에 접하는 제1 상면 및 상기 제1 상면에 반대된 제1 하면을 포함하고, 상기 제1 절연층의 상기 제1 상면은 상기 제1 절연층의 상기 제1 하면보다 큰 표면 거칠기를 가지는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의하면, 제1 절연층 및/또는 제2 절연층은 상대적으로 두껍게 형성되어 외부 충격에 대한 버퍼로 기능할 수 있으므로, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상에 의하면, 제1 절연층의 상면 및/또는 제2 절연층의 상면은 상대적으로 큰 표면 거칠기를 가지도록 형성되므로, 제1 절연층과 제1 배선 패턴 사이의 접착력 및/또는 제2 절연층과 제2 배선 패턴 사이의 접착력이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 3a 내지 도 3h는 도 1에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 4a 내지 도 4e는 도 2에 도시된 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 단면도이다.
도 6a 및 도 6b는 각각 도 5의 차폐층을 보여주는 평면도들이다.
본 발명의 기술적 사상에 의한 반도체 패키지는 칩 패드를 포함하는 반도체 칩, 상기 반도체 칩 상에 마련되고, 제1 비아홀을 포함하는 제1 절연층, 상기 제1 절연층 상에 마련되고, 상기 제1 절연층의 상기 제1 비아홀을 통해 상기 칩 패드에 연결된 제1 배선 패턴, 상기 제1 절연층 및 상기 제1 배선 패턴 상에 마련되고, 제2 비아홀을 포함하는 제2 절연층, 및 상기 제2 절연층 상에 마련되고, 상기 제2 절연층의 상기 제2 비아홀을 통해 상기 제1 배선 패턴에 연결된 제2 배선 패턴을 포함하고, 상기 제1 절연층은 상기 제2 절연층에 접하는 제1 상면 및 상기 제1 상면에 반대된 제1 하면을 포함하고, 상기 제1 절연층의 상기 제1 상면은 상기 제1 절연층의 상기 제1 하면보다 큰 표면 거칠기를 가진다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 상기 반도체 칩(110) 상의 재배선 구조체(120)를 포함할 수 있다.
반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 제1 면(117) 상에 마련된 칩 패드(111)를 포함할 수 있다. 칩 패드(111)는 반도체 칩(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 또한, 구체적으로 도시되지 않았으나, 반도체 칩(110)은 제1 면(117)을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩(110)일 수 있다. 상기 메모리 반도체 칩(110)은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩을 포함할 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
재배선 구조체(120)는 반도체 칩(110)의 제1 면(117) 상에 마련될 수 있다. 재배선 구조체(120)는 절연층(130) 및 배선 패턴(140)을 포함할 수 있다.
절연층(130)은 반도체 칩(110)의 제1 면(117) 상에 배치될 수 있다. 절연층(130)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어 순차적으로 적층된 제1 절연층(131) 및 제2 절연층(133)을 포함할 수 있다.
예시적인 실시예들에서, 절연층(130)을 구성하는 1개층의 절연막의 두께는 0.1 마이크로미터 내지 70 마이크로미터 사이일 수 있다. 예를 들어, 제1 절연층(131)의 두께 및 제2 절연층(133)의 두께는 각각 0.1 마이크로미터 내지 70 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 제1 절연층(131) 및 제2 절연층(133)은 각각 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다.
예시적인 실시예들에서, 제1 절연층(131)은 및 제2 절연층(133)은 각각 비감광성 물질 또는 감광성 물질로 이루어질 수 있다.
예시적인 실시예들에서, 절연층(130)을 이루는 제1 절연층(131) 및 제2 절연층(133)은 서로 다른 물질로 이루어질 수도 있다. 예를 들어, 제1 절연층(131)은 비광감성 물질, 예를 들어 비감광성 폴리이미드(non-photosensitive polyimide)로 이루어지고, 제2 절연층(133)은 감광성 물질, 예를 들어 감광성 폴리이미드(photosensitive polyimide)로 이루어질 수 있다.
예시적인 실시예들에서, 제1 절연층(131)의 열 팽창 계수(Coefficient of Thermal Expansion)는 제2 절연층(133)의 열 팽창 계수와 상이할 수 있다. 예를 들어, 제1 절연층(131)의 열 팽창 계수는 제2 절연층(133)의 열 팽창 계수보다 클 수 있다. 또는, 제1 절연층(131)의 열 팽창 계수는 제2 절연층(133)의 열 팽창 계수보다 작을 수 있다.
예시적인 실시예들에서, 제1 절연층(131)은 제2 절연층(133)과 접하는 상면(131U) 및 상기 상면(131U)에 반대되고 상기 반도체 칩(110)의 제1 면(117)에 접하는 하면(131U)을 포함하며, 제1 절연층(131)의 상면(131U)의 표면 거칠기(surface roughness)는 하면(131L)의 표면 거칠기와 상이할 수 있다. 예를 들어, 제1 절연층(131)의 상면(131U)의 표면 거칠기는 하면(131L)의 표면 거칠기보다 클 수 있다. 제1 절연층(131)의 상면(131U)이 상대적으로 큰 표면 거칠기를 가지도록 형성됨에 따라, 제1 절연층(131)의 상면(131U) 상에 형성된 제1 배선 패턴(141)과 제1 절연층(131) 사이의 접착력이 향상될 수 있다.
또한, 제1 절연층(131)의 표면 거칠기는 제2 절연층(133)의 표면 거칠기와 상이할 수 있다. 예를 들어, 제1 절연층(131)의 상면(131U)의 표면 거칠기는 제2 절연층(133)의 상면(133U)의 표면 거칠기 및 제2 절연층(133)의 하면(133L)의 표면 거칠기보다 클 수 있다.
일반적으로, 웨이퍼 레벨 패키지의 절연막이 5 마이크로미터의 두께를 가지는 것과 비교하여, 제1 절연층(131) 및/또는 제2 절연층(133)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(131)의 두께 및 제2 절연층(133)의 두께는 각각 10 마이크로미터 이상일 수 있다. 예를 들어, 제1 절연층(133)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제1 절연층(133)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 또한, 제2 절연층(133)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이일 수 있다. 또는, 제2 절연층(133)의 두께는 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 이때, 제2 절연층(133a)의 두께와 제1 절연층(131)의 두께는 실질적으로 동일할 수 있고, 또는 상이할 수도 있다.
제1 절연층(131) 및/또는 제2 절연층(133)이 두껍게 형성됨에 따라, 제1 절연층(131) 및/또는 제2 절연층(133)은 외부 충격에 대한 버퍼로 기능하여 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다. 특히, 최외곽의 제2 절연층(133)을 두껍게 형성함으로써, 반도체 패키지(100)가 실장되는 실장 기판과 제2 절연층(133) 사이에 있는 외부 연결 단자(170)에 인가되는 응력을 크게 저감시킬 수 있다.
배선 패턴(140)은 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 상기 칩 패드(111)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있다. 배선 패턴(140)은 다층 구조를 가질 수 있으며, 예를 들어 제1 배선 패턴(141) 및 제2 배선 패턴(143)을 포함할 수 있다.
좀 더 구체적으로, 제1 절연층(131)은 반도체 칩(110)의 제1 면(117)을 덮으며, 칩 패드(111)의 일부를 노출시키기 위한 제1 비아홀(131H)을 가질 수 있다. 제1 배선 패턴(141)의 일부는 제1 절연층(131)의 상면(131U)을 따라 연장하고, 제1 배선 패턴(141)의 다른 일부는 제1 절연층(131)의 비아홀(131H)에 의해 형성된 제1 절연층(131)의 내벽을 따라 연장하여 칩 패드(111)에 연결될 수 있다. 또한, 제2 절연층(133)은 제1 배선 패턴(141)을 덮도록 제1 절연층(131) 상에 형성될 수 있고, 제1 배선 패턴(141)의 일부를 노출시키기 위한 제2 비아홀(133H)을 가질 수 있다. 제2 배선 패턴(143)의 일부는 제2 절연층(133)의 상면(133U)을 따라 연장하고, 제2 배선 패턴(143)의 다른 일부는 제2 절연층(133)의 비아홀(133H)에 의해 형성된 제2 절연층(133)의 내벽을 따라 연장하여 제1 배선 패턴(141)에 연결될 수 있다.
예시적인 실시예들에서, 제2 배선 패턴(143)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 배선 패턴(143) 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는 구형 또는 볼 형상을 가질 수 있으며, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 배선 패턴(140)을 통해 반도체 칩(110)의 칩 패드(111)에 전기적으로 연결되며, 반도체 패키지(100)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 일부 예시적인 실시예들에서, 제2 배선 패턴(143)은 생략될 수도 있으며, 이 경우 외부 연결 단자(170)는 제2 절연층(133)의 제2 비아홀(133H)을 통해 노출된 제1 배선 패턴(141) 상에 직접 배치될 수 있다.
예시적인 실시예들에서, 배선 패턴(140)은 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다. 또한, 제1 배선 패턴(141) 및 제2 배선 패턴(143)은 서로 동일한 물질 또는 동일한 물질의 조합으로 이루어질 수 있고, 또는 서로 다른 물질 또는 서로 다른 물질의 조합으로 이루어질 수도 있다.
예시적인 실시예들에서, 외부 연결 단자(170)는 제2 배선 패턴(143)이 외부에 노출되지 않도록 제2 배선 패턴(143)을 덮을 수 있다. 예를 들어, 외부 연결 단자(170)는 제2 배선 패턴(143)의 상면 및 측벽을 덮을 수 있다. 외부 연결 단자(170)가 제2 배선 패턴(143)을 덮도록 형성되므로, 제2 배선 패턴(143)과 외부 연결 단자(170) 사이의 접촉 면적이 증가될 수 있고, 제2 배선 패턴(143)이 외부에 노출되어 손상되는 것을 방지할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)의 단면도이다. 도 2에 도시된 반도체 패키지(100a)는 재배선 구조체(120a)의 절연층(130a)의 구성을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다. 도 2에 있어서, 도 1과 중복된 설명은 생략하거나 간단히 한다.
도 2를 참조하면, 절연층(130a)을 이루는 제1 절연층(131) 및 제2 절연층(133a)은 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 절연층(131)은 및 제2 절연층(133a)은 각각 비광감성 물질, 예를 들어 비감광성 폴리이미드로 이루어질 수 있다.
예시적인 실시예들에서, 제2 절연층(133a)은 서로 반대된 상면(133aU) 및 하면(133aL)을 포함하며, 제2 절연층(133a)의 상면(133aU)의 표면 거칠기는 하면(133aL)의 표면 거칠기와 상이할 수 있다. 예를 들어, 제2 절연층(133a)의 상면(133aU)의 표면 거칠기는 하면(133aL)의 표면 거칠기보다 클 수 있다. 제2 절연층(133a)의 상면(133aU)이 상대적으로 큰 표면 거칠기를 가지도록 형성됨에 따라, 제2 절연층(133a)의 상면(133aU) 상에 형성된 제2 배선 패턴(143)과 제2 절연층(133a) 사이의 접착력이 향상될 수 있다.
도 3a 내지 도 3h는 도 1에 도시된 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 3a를 참조하면, 반도체 칩(110)의 칩 패드(111) 상에 제1 희생 패턴(151)을 형성한다. 상기 제1 희생 패턴(151)은 후술되는 제1 비아홀(도 3d의 131H)이 형성되는 영역을 정의하기 위한 것으로, 제1 희생 패턴(151)은 칩 패드(111)의 적어도 일부분을 덮을 수 있다.
상기 제1 희생 패턴(151)은 필라(pillar) 형상을 가질 수 있다. 예를 들어, 제1 희생 패턴(151)은 약 30 마이크로미터 내지 약 50 마이크로미터 사이의 높이를 가질 수 있다.
예시적인 실시예들에서, 상기 제1 희생 패턴(151)을 형성하기 위하여, 포토 레지스트(photo resist)로 이루어진 희생막을 반도체 칩(110)의 제1 면(117) 상에 형성하고, 상기 희생막에 대한 패터닝 공정을 수행할 수 있다.
도 3b를 참조하면, 반도체 칩(110) 및 제1 희생 패턴(151)을 덮는 제1 절연막(132)을 형성한다. 예시적인 실시예들에서, 제1 절연막(132)은 비감광성 물질을 포함하는 고상(solid state)의 절연 필름을 이용한 필름 라미네이션(film lamination) 공정을 통하여 형성될 수 있다. 예를 들어, 반경화 상태(즉, B-stage)의 절연 필름을 반도체 칩(110) 상에 도포하고, 예비 경화(pre-cure) 공정을 수행하여, 제1 절연막(132)을 형성할 수 있다.
일반적으로, 액상의 물질을 이용하여 절연막을 형성하는 경우, 액상의 물질의 열 수축 과정에서 절연막에 비교적 큰 잔류 응력이 발생할 수 있다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 제1 절연막(132)을 고상의 절연 필름을 이용하여 형성하므로, 열 수축에 따른 잔류 응력의 발생을 최소화 할 수 있다. 또한, 제1 절연막(132)을 고상의 절연 필름을 이용하여 형성함으로써, 상대적으로 두꺼운 두께를 가지는 제1 절연막(132)을 용이하게 형성할 수 있다.
다만, 제1 절연막(132)을 형성하는 방법이 이에 한정되는 것은 아니며, 예를 들어 제1 절연막(132)은 스핀 코팅 공정에 의해 형성될 수도 있다.
도 3c를 참조하면, 제1 절연막(도 3b의 132)의 일부를 제거하여, 제1 희생 패턴(151)의 적어도 일부분을 노출시키는 제1 절연층(131)을 형성한다. 제1 절연막(132)의 일부가 제거된 결과, 제1 희생 패턴(151)은 제1 절연층(131)의 상면(131U)으로부터 돌출될 수 있다. 예를 들어, 제1 절연막(132)의 일부를 제거하기 위하여, 에치백(etch back) 공정 또는 연마 공정을 수행할 수 있다.
제1 절연막(132)의 일부가 제거됨에 따라, 제1 희생 패턴(151)은 제1 절연층(131)으로부터 돌출될 수 있다. 즉, 제1 절연층(131)의 상면(131U)은 제1 희생 패턴(151)의 상면보다 낮아질 수 있다. 예를 들어, 제1 절연층(131)의 상면(131U)으로부터 돌출된 제1 희생 패턴(151)의 높이는 제1 희생 패턴(151)의 전체 높이의 약 10% 내지 약 40% 사이일 수 있다. 예를 들어, 제1 절연층(131)의 상면(131U)으로부터 돌출된 제1 희생 패턴(151)의 높이는 약 1 마이크로미터 내지 약 20 마이크로미터 사이, 또는 약 5 마이크로미터 내지 약 15 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 에치백 공정을 수행하여 제1 절연막(132)의 일부를 제거할 수 있다. 에치백 공정 결과, 제1 절연층(131)의 상면(131U)은 에치백 공정 전의 제1 절연막(132)의 상면의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다. 또한, 에치백 공정 결과, 제1 절연층(131)의 상면(131U)의 표면 거칠기는 제1 절연층(131)의 하면(131L)의 표면 거칠기 보다 커질 수 있다.
도 3d를 참조하면, 제1 희생 패턴(도 3c의 151)을 제거할 수 있다. 예를 들어, 제1 희생 패턴(151)을 제거하기 위하여, 스트립(strip) 공정을 수행할 수 있다. 제1 희생 패턴(151)이 제거됨에 따라, 칩 패드(111)를 노출시키는 제1 비아홀(131H)이 형성될 수 있다. 일부 실시예들에서, 제1 희생 패턴(151)을 제거한 후에, 제1 절연층(131)에 대한 경화 공정을 수행할 수 있다.
도 3e를 참조하면, 제1 절연층(131) 및 제1 비아홀(131H)을 통해 노출된 칩 패드(111) 상에 제1 배선 패턴(141)을 형성한다. 제1 배선 패턴(141)은 제1 절연층(131)의 표면을 따라 형성되며, 제1 절연층(131)의 제1 비아홀(131H)을 통해 노출된 칩 패드(111)에 연결될 수 있다. 전술한 바와 같이, 제1 절연층(131)의 상면(131U)은 상대적으로 큰 표면 거칠기를 가지도록 형성되므로, 제1 배선 패턴(141)과 제1 절연층(131) 간의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제1 배선 패턴(141)을 형성하기 위하여, 제1 절연층(131)을 덮는 시드 금속층을 형성하고, 상기 시드 금속층을 시드(seed)로 하는 도금 공정을 수행할 수 있다. 예컨대, 제1 배선 패턴(141)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기 도금(electroplating) 또는 이들의 조합을 통해 형성될 수 있다.
도 3f를 참조하면, 제1 절연층(131) 상에 제2 절연층(133)을 형성한다. 제2 절연층(133)은 제1 배선 패턴(141)을 덮되, 제1 배선 패턴(141)의 일부를 노출시킬 수 있는 제2 비아홀(133H)을 가지도록 형성될 수 있다.
예시적인 실시예들에서, 제2 절연층(133)을 형성하기 위하여, 제1 절연층(131) 상에 제2 절연막을 형성하고, 상기 제2 절연막의 일부를 제거하여 제2 비아홀(133H)을 형성할 수 있다. 예를 들어, 상기 제2 절연막은 감광성 물질을 포함하는 절연 필름을 이용한 필름 라미네이션 공정을 통하여 형성될 수 있으며, 상기 제2 절연막에 대한 노광 및 현상 공정을 통해 제2 비아홀(133H)을 형성할 수 있다.
도 3g를 참조하면, 제2 절연층(133)을 형성한 이후, 제2 절연층(133) 및 제2 비아홀(133H)을 통해 노출된 제1 배선 패턴(141) 상에 제2 배선 패턴(143)을 형성한다. 제2 배선 패턴(143)은 제2 절연층(133)의 제2 비아홀(133H)을 통해 노출된 제1 배선 패턴(141)에 전기적으로 연결될 수 있다. 제2 배선 패턴(143)은 도 3e를 참조하여 설명한 제1 배선 패턴(141)과 유사한 방법을 통해 형성될 수 있다.
도 3h를 참조하면, 제2 배선 패턴(143)을 형성한 이후, 제2 배선 패턴(143) 상에 외부 연결 단자(170)를 형성할 수 있다.
이후, 웨이퍼 레벨로 제조된 반도체 패키지가 개별 단위의 반도체 패키지들로 개별화되도록, 상기 웨이퍼 레벨의 반도체 패키지를 스크라이브 레인을 따라 절단할 수 있다.
도 4a 내지 도 4e는 도 2에 도시된 반도체 패키지(100a)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 4a를 참조하면, 도 3e의 결과물에 상응하는 구조체를 준비하고, 상기 구조체의 제1 배선 패턴(141) 상에 제2 희생 패턴(153)을 형성한다. 제2 희생 패턴(153)은 후술되는 제2 비아홀(133H)이 형성되는 영역을 정의하기 위한 것으로, 제2 희생 패턴(153)은 제1 배선 패턴(141)의 일부를 덮을 수 있다.
상기 제2 희생 패턴(153)은 필라 형상을 가질 수 있다. 예를 들어, 제2 희생 패턴(153)의 상부 표면과 제1 절연층(131)의 표면과의 거리는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
예시적인 실시예들에서, 상기 제2 희생 패턴(153)을 형성하기 위하여, 포토 레지스트로 이루어진 희생막을 제1 절연층(131) 및 제1 배선 패턴(141) 상에 형성하고, 상기 희생막에 대한 패터닝 공정을 수행할 수 있다.
도 4b를 참조하면, 제1 절연층(131) 상에 제2 절연막(134)을 형성한다. 제2 절연막(134)은 제1 배선 패턴(141) 및 제2 희생 패턴(153)을 덮을 수 있다. 예시적인 실시예들에서, 제2 절연막(134)은 비감광성 물질을 포함하는 절연 필름을 이용한 필름 라미네이션 공정을 통하여 형성될 수 있다. 다만, 제2 절연막(134)을 형성하는 방법이 이에 한정되는 것은 아니며, 예를 들어 제2 절연막(134)은 스핀 코팅 공정에 의해 형성될 수도 있다.
도 4c를 참조하면, 제2 절연막(도 4b의 134)의 일부를 제거하여, 제2 희생 패턴(153)의 적어도 일부분을 노출시키는 제2 절연층(133a)을 형성한다. 제2 절연막(134)의 일부가 제거된 결과, 제2 희생 패턴(153)은 제2 절연층(133a)의 상면(133aU)으로부터 돌출되며, 제2 절연층(133a)의 상면(133aU)은 제2 희생 패턴(153)의 상면보다 낮아질 수 있다. 예를 들어, 제2 절연막(134)의 일부를 제거하기 위하여, 에치백 공정 또는 연마 공정을 수행할 수 있다.
제2 절연막(134)의 일부가 제거됨에 따라, 제2 희생 패턴(153)은 제2 절연층(133a)으로부터 돌출될 수 있다. 즉, 제2 절연층(133a)의 상면(133aU)은 제2 희생 패턴(153)의 상면보다 낮아질 수 있다. 예를 들어, 제2 절연층(133a)의 상면(133aU)으로부터 돌출된 제2 희생 패턴(153)의 높이는 제2 희생 패턴(153)의 전체 높이의 약 10% 내지 약 40% 사이일 수 있다. 예를 들어, 제2 절연층(133a)의 상면(133aU)으로부터 돌출된 제2 희생 패턴(153)의 높이는 약 1 마이크로미터 내지 약 20 마이크로미터 사이 또는 약 5 마이크로미터 내지 약 15 마이크로미터 일 수 있다.
예시적인 실시예들에서, 에치백 공정을 수행하여 제2 절연막(134)의 일부를 제거할 수 있다. 에치백 공정에 의해, 제2 절연층(133a)의 상면(133aU)은 에치백 공정 전의 제2 절연막(134)의 상면의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다. 또한, 에치백 공정에 의해, 제2 절연층(133a)의 상면(133aU)의 표면 거칠기는 제2 절연층(133a)의 하면(133aL)의 표면 거칠기 보다 커질 수 있다.
도 4d를 참조하면, 제2 희생 패턴(도 4c의 153)을 제거할 수 있다. 예를 들어, 제2 희생 패턴(153)을 제거하기 위하여, 스트립 공정을 수행할 수 있다. 제2 희생 패턴(153)이 제거됨에 따라, 제1 배선 패턴(141)을 노출시키는 제2 비아홀(133H)이 형성될 수 있다. 일부 실시예들에서, 제2 희생 패턴(153)을 제거한 후에, 제2 절연층(133a)에 대한 경화 공정을 수행할 수 있다.
도 4e를 참조하면, 제2 비아홀(133H)을 형성한 이후, 제2 절연층(133) 상에 제2 배선 패턴(143)을 형성한다. 제2 배선 패턴(143)은 제2 절연층(133)의 제2 비아홀(133H)을 통해 노출된 제1 배선 패턴(141)에 전기적으로 연결될 수 있다. 전술한 바와 같이, 제2 절연층(133a)의 상면(133aU)은 상대적으로 큰 표면 거칠기를 가지도록 형성되므로, 제2 배선 패턴(143)과 제2 절연층(133a) 간의 접착력이 강화될 수 있다.
제2 배선 패턴(143)을 형성한 이후, 제2 배선 패턴(143) 상에 외부 연결 단자(170)를 형성할 수 있다. 이후, 웨이퍼 레벨로 제조된 반도체 패키지가 개별 단위의 반도체 패키지들로 개별화되도록, 상기 웨이퍼 레벨의 반도체 패키지를 스크라이브 레인을 따라 절단할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)의 단면도이다. 도 6a 및 도 6b는 각각 도 5의 차폐층(180)을 보여주는 평면도들이다. 도 5에 도시된 반도체 패키지(100b)는 재배선 구조체(120b)가 차폐층(180)을 더 포함한다는 점을 제외하고는 도 2에 도시된 반도체 패키지(100a)와 대체로 동일한 구성을 가질 수 있다. 도 5, 도 6a, 및 도 6b에 있어서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 재배선 구조체(120b)는 차폐층(shield layer, 180)을 포함할 수 있다. 차폐층(180)은 반도체 칩(110) 상에 배치되며, 전자파 간섭(EMI: Electro Magnetic Interference)을 차폐함으로써, EMI로 인한 반도체 칩(110)의 성능 저하를 방지할 수 있다. 예를 들어, 차폐층(180)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다.
예를 들어, 차폐층(180)은 제1 절연층(131) 내에 마련될 수 있고, 제1 배선 패턴(141)으로부터 이격될 수 있다. 예를 들어, 제1 절연층(131)은 반도체 칩(110)의 제1 면(117) 상에 순차적으로 적층된 제1 서브 절연층(1311) 및 제2 서브 절연층(1313)을 포함할 수 있으며, 차폐층(180)은 제1 서브 절연층(1311)과 제2 서브 절연층(1313) 사이에 형성될 수 있다. 본 발명의 예시적인 실시예들에서, 제1 절연층(131)은 두껍게 형성되기 때문에, 재배선 구조체(120b)의 두께 증가 없이 차폐층(180)을 추가로 형성할 수 있다.
한편, 도 5에서는 차폐층(180)이 제1 절연층(131) 내에 배치된 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 차폐층이 제2 절연층(133a) 내에 형성될 수도 있다. 예컨대, 제2 차폐층이 제2 절연층(133a) 내에 배치되는 경우, 제2 절연층(133a)은 제1 절연층(131) 상에 순차로 적층된 제3 서브 절연층 및 제4 서브 절연층으로 이루어지며, 상기 제2 차폐층은 제3 서브 절연층과 제4 서브 절연층 사이에 개재되고 제2 배선 패턴(143)로부터 이격될 수 있다.
예시적인 실시예들에서, 도 6a에 도시된 것과 같이, 차폐층(180)은 플레이트 형상을 가지되, 제1 비아홀(131H)을 따라 연장된 제1 배선 패턴(141)을 통과시킬 수 있는 개구부(181)를 가질 수 있다.
또는, 예시적인 실시예들에서, 도 6b에 도시된 것과 같이, 차폐층(180)은 메쉬(mesh) 형상을 가지되, 제1 비아홀(131H)을 따라 연장된 제1 배선 패턴(141)을 통과시킬 수 있는 개구부(181)를 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩 상에 마련되고, 제1 비아홀을 포함하는 제1 절연층;
    상기 제1 절연층 상에 마련되고, 상기 제1 절연층의 상기 제1 비아홀을 통해 상기 칩 패드에 연결된 제1 배선 패턴;
    상기 제1 절연층 및 상기 제1 배선 패턴 상에 마련되고, 제2 비아홀을 포함하는 제2 절연층; 및
    상기 제2 절연층 상에 마련되고, 상기 제2 절연층의 상기 제2 비아홀을 통해 상기 제1 배선 패턴에 연결된 제2 배선 패턴;
    을 포함하고,
    상기 제1 절연층은 상기 제2 절연층에 접하는 제1 상면 및 상기 제1 상면에 반대된 제1 하면을 포함하고, 상기 제1 절연층의 상기 제1 상면은 상기 제1 절연층의 상기 제1 하면보다 큰 표면 거칠기를 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 절연층의 두께는 0.1 마이크로미터 내지 70 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1 절연층의 두께는 10 마이크로미터 이상인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제2 절연층은 제2 상면 및 상기 제2 상면에 반대되고 상기 제1 절연층에 접하는 제2 하면을 포함하고, 상기 제2 절연층의 상기 제2 상면은 상기 제2 절연층의 상기 제2 하면보다 큰 표면 거칠기를 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제2 절연층의 두께는 0.1 마이크로미터 내지 70 마이크로미터 사이인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 절연층은 비감광성 물질을 포함하고,
    상기 제2 절연층은 감광성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2 배선 패턴 상에 마련된 외부 연결 단자를 더 포함하고,
    상기 외부 연결 단자는 제2 배선 패턴의 측벽을 덮는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 절연층 내에 마련되고, 상기 제1 배선 패턴으로부터 이격된 차폐층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 차폐층은 플레이트 형상을 가지고, 상기 제1 배선 패턴을 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 차폐층은 메쉬 형상을 가지고, 상기 제1 배선 패턴을 통과시키기 위한 개구부를 포함하는 것을 특징으로 하는 반도체 패키지.
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