KR100787894B1 - 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법 - Google Patents

반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법 Download PDF

Info

Publication number
KR100787894B1
KR100787894B1 KR1020070007376A KR20070007376A KR100787894B1 KR 100787894 B1 KR100787894 B1 KR 100787894B1 KR 1020070007376 A KR1020070007376 A KR 1020070007376A KR 20070007376 A KR20070007376 A KR 20070007376A KR 100787894 B1 KR100787894 B1 KR 100787894B1
Authority
KR
South Korea
Prior art keywords
insulating layer
layer
width
groove
semiconductor chip
Prior art date
Application number
KR1020070007376A
Other languages
English (en)
Inventor
유승관
최희국
심성민
장동현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070007376A priority Critical patent/KR100787894B1/ko
Application granted granted Critical
Publication of KR100787894B1 publication Critical patent/KR100787894B1/ko
Priority to US12/007,920 priority patent/US7825495B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 칩 구조물 및 반도체 칩 패키지는 반도체 칩, 제1 절연층, 재배선층, 제2 절연층 및 접착층을 포함한다. 제1 절연층은 반도체 칩 상에 상부면에 서로를 한정하며 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈 및 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는다. 재배선층은 제1 홈을 적어도 하나 매립하도록 제1 절연층 상에 형성된다. 제2 절연층은 재배선층 및 제1 절연층 상에 상부면에 서로를 한정하며 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈 및 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부를 갖는다. 접착층은 제2 절연층을 덮도록 제2 절연층 상에 형성된다. 제1 홈 및 제1 돌출부에 의해 제1 절연층과 재배선층 및 제2 절연층이 결합되고, 제2 홈 및 제2 돌출부에 의해 제2 절연층과 접착층이 결합된다.

Description

반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고 반도체 칩 패키지 및 반도체 칩 패키지 제조 방법{Semiconductor chip structure, method of manufacturing the semiconductor chip structure, semiconductor chip package, and method of manufacturing the semiconductor chip package}
도 1은 종래 기술에 따른 반도체 칩 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이다.
도 3은 도 2에 도시된 반도체 칩 구조물의 부분 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이다.
도 6a 내지 6g는 도 2의 반도체 칩 구조물을 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 설명하기 위한 단면도이다.
도 8a 내지 도 8k는 도 7의 반도체 칩 패키지를 제조하기 위한 방법을 설명 하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 칩 구조물 105 : 반도체 칩
110 : 제1 절연층 111 : 제1 개구
112 : 제1 홈 115 : 재배선층
116 : 제1 돌출부 120 : 제2 절연층
121 : 제2 개구 122 : 제2 홈
123 : 제2 돌출부 125 : 접착층
126 : 제3 돌출부
본 발명은 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고 반도체 칩 패키지 및 반도체 칩 패키지 제조 방법에 관한 것으로, 보다 상세하게는 반도체 칩 상에 구비되는 절연층의 구조를 변경하여 접착력을 향상시키는 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고 반도체 칩 패키지 및 반도체 칩 패키지 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 조립 공정을 통해 제조된다.
도 1에는 상기 패키지 조립 공정에 의해 형성된 패키지로 보드 온 칩(Board On Chip; BOC) 패키지가 도시되어 있다.
도 1을 참조하면, 상기 패키지(1)는 반도체 칩(5)상에 패드를 노출시키는 제1 절연층(10)이 형성되고, 상기 제1 절연층(10) 상에 상기 반도체 칩(5)의 패드와 접하며 배선을 형성하는 재배선층(15)이 형성된다. 상기 제1 절연층(10) 및 상기 재배선층(15) 상에 상기 재배선층(15)을 노출시키는 제2 절연층(20)이 형성된다. 상기 절연층(20) 상에 접착층(25)이 형성되며, 상기 접착층(25) 상에 상기 재배선층(15)을 노출시키는 배선 기판(30)이 구비된다. 상기 배선 기판(30)의 상부면에 제3 절연층(35)이 형성된다. 본딩와이어(40)는 상기 재배선층(15)과 상기 배선 기판(30)을 전기적으로 연결하도록 구비된다. 봉지층(45)은 상기 본딩와이어(40)를 감싸도록 구비된다. 상기 제3 절연층(35) 상에는 상기 배선 기판(30)과 전기적으로 연결되는 솔더볼(50)이 구비된다.
상기와 같은 패키지(1)는 상기 반도체 칩(5)과 상기 배선 기판(30) 사이에 제1 절연층(10), 재배선층(15), 제2 절연층(20), 접착층(25) 및 봉지층(45)이 구비된다. 서로 다른 종류의 층들이 접촉하고 있어 접착력이 약하며, 상기 반도체 칩(5)과 상기 배선 기판(30) 사이에 큰 응력이 작용한다. 따라서, 상기 제1 절연층(10)과 재배선층(15), 상기 재배선층(15)과 제2 절연층(20), 상기 제2 절연층(20)과 접착층(25) 및 상기 제2 절연층(20)과 봉지층(45) 사이에 박리가 발생한 다.
본 발명의 실시예들은 반도체 칩 상에 위치하는 절연층, 재배선층, 접착층들의 박리를 방지할 수 있는 반도체 칩 구조물을 제공한다.
본 발명의 실시에들은 상기 반도체 칩 구조물을 제조하기 위한 방법을 제공한다.
본 발명의 실시예들은 반도체 칩과 배선 기판 사이에 위치하는 절연층, 재배선층, 접착층들의 박리를 방지할 수 있는 반도체 칩 패키지를 제공한다.
본 발명의 실시예들은 상기 반도체 칩 패키지를 제조하기 위한 방법을 제공한다.
상기 반도체 칩 구조물은 반도체 칩, 상기 반도체 칩 상에 형성되며 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층 및 상기 제1 절연층 상에 부분적으로 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 홈은 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 돌출부는 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 배치될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 절연층은 네거티브형 감광성 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층은 상기 제1 절연층과 동일한 높이를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층의 높이는 상기 제1 절연층의 높이보다 더 높을 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩 구조물은 상기 재배선층 및 상기 제1 절연층 상에 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층 및 상기 제2 절연층 상에 구비되며, 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 더 포함할 수 있다. 상기 제1 절연층은 상기 칩의 패드를 노출시키는 제1 개구를 가지며, 상기 재배선층은 상기 제1 개구를 통해 상기 패드와 연결될 수 있다. 상기 제2 절연층은 상기 제1 개구에 형성된 상기 재배선층을 노출시키는 제2 개구를 가질 수 있다.
또한, 반도체 칩 구조물은 반도체 칩, 상기 반도체 칩 상에 형성되며, 상기 칩의 패드를 노출시키는 제1 개구를 갖는 제1 절연층, 상기 칩 패드와 접촉되도록 상기 제1 절연층 상에 부분적으로 형성되는 재배선층, 상기 재배선층 및 상기 제1 절연층 상에 형성되며, 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖는 제2 절연층 및 상기 제2 절연층 상에 구비되며, 상기 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖는 접착층을 포함할 수 있다.
본 발명의 반도체 칩 구조물 제조 방법은 반도체 칩 상에 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층을 형성한다. 상기 제1 절연층 상에 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층을 부분적으로 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연층을 형성하는 공정은 상기 반도체 칩 상에 네거티브형 감광성 물질을 도포하여 하부 절연층을 형성하고, 상기 하부 절연층 전체를 노광하고, 상기 하부 절연층 상에 네거티브형 감광성 물질을 도포하여 상부 절연층을 형성하고, 상부의 폭보다 하부의 폭이 좁게 상기 상부 절연층을 노광한 후, 상기 상부 절연층을 현상한다.
본 발명의 다른 실시예에 따르면, 상기 제1 홈은 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 돌출부는 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태를 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층은 상기 제1 절연층과 동일한 높이를 갖도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층은 상기 제1 절연층의 높이 보다 더 높도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층은 전기 도금 공정에 의해 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선층은 증착 공정에 의해 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩 구조물 형성 방법은 상기 재배선층 및 상기 제1 절연층 상에 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층을 형성하고, 상기 제2 절연층 상에 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 형성하는 공정을 더 포함할 수 있다.
또한, 상기 반도체 칩 구조물 형성 방법은 상기 제1 절연층에 상기 칩의 패드를 노출시키는 제1 개구를 형성하는 공정을 더 포함하며, 상기 재배선층은 상기 제1 개구를 통해 상기 패드와 연결될 수 있다. 상기 제1 개구와 상기 제1 홈은 동시에 형성될 수 있다. 그리고, 상기 반도체 칩 구조물 형성 방법은 상기 제2 절연층에 상기 제1 개구에 형성된 상기 재배선층을 노출시키는 제2 개구를 형성하는 공정을 더 포함할 수 있다. 상기 제2 개구와 상기 제2 홈은 동시에 형성될 수 있다.
본 발명의 다른 반도체 칩 구조물 제조 방법은 반도체 칩 상에 상기 칩의 패드를 노출시키는 제1 개구를 갖는 제1 절연층을 형성한다. 상기 칩 패드와 접촉되도록 상기 제1 절연층 상에 재배선층을 부분적으로 형성한다. 상기 재배선층 및 상 기 제1 절연층 상에 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖는 제2 절연층을 형성한다. 상기 제2 절연층 상에 상기 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖는 접착층을 형성한다.
본 발명의 반도체 칩 패키지는 반도체 칩과, 상기 반도체 칩 상에 형성되며, 상기 칩의 패드를 노출시키는 제1 개구와 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층과, 상기 칩 패드와 접촉하도록 상기 제1 절연층 상에 부분적으로 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층과, 상기 재배선층 및 상기 제1 절연층 상에 형성되며, 상기 재배선층을 노출시키는 제2 개구, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층과, 상기 제2 절연층 상에 구비되며, 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층과, 상기 접착층 상에 구비되며, 상기 제2 절연층의 제2 개구를 노출시키는 제3 개구를 갖는 배선 기판과, 상기 제3 개구를 통해 상기 재배선층과 상기 배선 기판을 전기적으로 연결하는 본딩 와이어 및 상기 제2 개구 및 제3 개구를 매립하며, 상기 본딩 와이어를 감싸도록 구비되는 봉지층을 포함한다.
본 발명의 반도체 칩 패키지 제조 방법은 반도체 칩 상에 상기 칩의 패드를 노출시키는 제1 개구 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층을 형성한다. 상기 제1 절연층 상에 상기 제1 홈과 맞물 리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 가지며, 상기 칩 패드와 접촉하도록 재배선층을 부분적으로 형성한다. 상기 재배선층 및 상기 제1 절연층 상에 상기 재배선층을 노출시키는 제2 개구, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층을 형성한다. 상기 제2 절연층 상에 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 형성한다. 상기 접착층 상에 상기 제2 절연층의 제2 개구를 노출시키는 제3 개구를 갖는 배선 기판을 구비한다. 상기 제3 개구를 통해 상기 재배선층과 상기 배선 기판을 본딩 와이어로 전기적으로 연결한다. 상기 본딩 와이어를 감싸도록 상기 제2 개구 및 제3 개구를 매립하여 봉지층을 형성한다.
이와 같이 구성된 본 발명들에 따르면, 절연층과 재배선층 및 절연층과 접착층의 접촉 면적을 증가시켜 외부로부터 제공되는 응력을 분산시킬 수 있다. 또한, 절연층과 재배선층 및 절연층과 접착층의 결합력을 강화시켜 박리를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 칩 구조물 및 그 제조 방법 그리고 반도체 칩 패키지 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이고, 도 3은 도 2에 도시된 반도체 칩 구조물의 부분 확대도이다.
도 2 및 도 3을 참조하면, 반도체 칩 구조물(100)은 반도체 칩(105), 제1 절연층(110), 재배선층(115), 제2 절연층(120) 및 접착층(125)을 포함한다.
상기 반도체 칩(105)을 패드들(미도시)이 형성된 활성면이 상방을 향하도록 배치된다. 일 예로, 상기 반도체 칩(105)은 도 1에 도시된 바와 같이 활성면의 중앙을 따라 상기 패드들이 형성된 센터 패드 반도체 칩일 수 있다. 다른 예로, 상기 반도체 칩(105)은 활성면의 가장자리를 따라 상기 패드들이 형성된 에지 패드 반도체 칩일 수 있다.
상기 제1 절연층(110)은 상기 반도체 칩(105)의 상부면에 구비된다. 상기 제1 절연층(110)은 중앙에 제1 개구(111)를 갖는다. 상기 제1 개구(111)는 상기 패드들을 노출시킨다. 상기 제1 절연층(110)은 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈(112)을 갖는다. 구체적으로, 상기 제1 절연층(110)은 상기반도체 칩(105) 상에 구비되는 하부 절연층과 상기 하부 절연층 상에 구비되는 상부 절연층을 포함한다. 상기 제1 개구(111)는 상기 하부 절연층 및 상기 상부 절연층을 관통하며, 상기 제1 홈(112)은 상기 상부 절연층에만 형성된다.
상기 제1 절연층(110)은 네거티브형 감광성 물질로 이루어진다. 상기 네거티 브형 감광성 물질은 광에 노출되는 부분의 저분자 화합물은 고분자 화합물로 변화되고, 노출되지 않은 부분에 비하여 상대적으로 낮은 용해도를 갖게 된다. 노출되지 않은 부분이 이후 현상 공정에서 노출된 부분에 비하여 쉽게 제거된다. 상기 감광성 물질 중 광에 노출되지 않은 부분은 현상 공정에 의해 제거되어 제1 홈(112)을 형성한다.
상기 재배선층(115)은 상기 제1 절연층(110) 상에 부분적으로 형성된다. 상기 재배선층(115)은 상기 제1 절연층(110)의 제1 개구(111)를 통해 상기 패드들과 접촉하며 상기 패드들을 재배선한다. 상기 재배선층(115)은 상기 제1 절연층(110)의 제1 홈(112)을 채우도록 형성되므로, 상기 재배선층(115)은 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부(116)를 갖는다. 상기 재배선층(115)과 상기 제1 절연층(110)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 재배선층(115)의 제1 돌출부(116)와 상기 제1 절연층(110)의 제1 홈(112)이 맞물리므로, 상기 재배선층(115)과 상기 제1 절연층(110)의 박리를 방지할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 절연층(110)의 상기 제1 홈(112)은 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태를 가질 수 있다. 이때, 상기 재배선층(115)의 제1 돌출부(116)는 상기 제1 홈(112)의 형태를 수용하는 형태를 갖는다.
본 발명의 다른 실시예에 따르면, 상기 재배선층(115)의 제1 돌출부(116)는 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나 의 형태를 가질 수 있다. 이때, 상기 제1 절연층(110)의 상기 제1 홈(112)은 상기 제1 돌출부(113)의 형태를 수용하는 형태를 갖는다.
상기 재배선층(115)은 금속을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 재배선층(115)은 전기 도금에 의해 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 재배선층(115)은 증착 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 재배선층(115)의 상부면은 상기 제1 절연층(110)의 상부면보다 높다. 본 발명의 다른 실시예에 따르면, 상기 재배선층(115)의 상부면은 상기 제1 절연층(110)과 높이가 동일하다. 즉, 상기 재배선층(115)은 상기 제1 절연층(110)의 제1 홈(112)에만 형성된다. 이때, 상기 제1 홈(112)은 상기 재배선층(115)이 형성될 정도로 충분히 넓게 형성되거나, 상기 재배선층(115)의 형태와 동일하도록 형성된다.
상기 제2 절연층(120)은 상기 제1 절연층(110) 및 상기 재배선층(115) 상에 형성된다. 상기 제2 절연층(120)은 중앙에 제2 개구(121)를 갖는다. 상기 제2 개구(121)는 상기 재배선층(115)을 노출시킨다. 상기 제2 절연층(120)은 상기 제1 절연층(110)의 제1 홈(112)을 채우도록 형성되므로, 상기 제2 절연층(120)도 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부(123)를 갖는다. 상기 제2 절연층(120)과 상기 제1 절연층(110)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 제2 절연층(120)은 상기 재배선층(115)을 감싸면서 상기 제2 돌출부(123)가 상기 제1 절연층(110)의 상기 제1 홈(112)과 맞물리므로, 상기 제2 절연층(120)과 상기 재배선층(115)의 박리를 방지 할 수 있다.
상기 제2 절연층(120)은 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈(122)을 갖는다. 상기 제2 홈(122)에 대한 설명은 상기 제1 홈(112)에 대한 설명과 동일하므로 생략한다. 상기 제2 절연층(120)은 상기 제1 절연층(110) 및 상기 재배선층(115) 상에 형성되는 하부 절연층과 상기 하부 절연층 상에 구비되는 상부 절연층을 포함한다. 상기 제2 개구(121)는 상기 하부 절연층 및 상기 상부 절연층을 관통하며, 상기 제2 돌출부(123)는 상기 하부 절연층의 하부에 형성되며, 상기 제2 홈(122)은 상기 상부 절연층에만 형성된다. 또한, 상기 제2 절연층(120)은 네거티브형 감광성 물질로 이루어진다.
상기 접착층(125)은 상기 제2 개구(121)를 제외한 상기 제2 절연층(120) 상에 형성된다. 상기 접착층(125)은 상기 제2 절연층(120)의 제2 홈(122)을 채우도록 형성되므로, 상기 접착층(125)도 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부(126)를 갖는다. 상기 접착층(125)과 상기 제2 절연층(120)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 접착층(125)의 제3 돌출부(126)와 상기 제2 절연층(120)의 제2 홈(122)은 맞물리는 구조를 가지므로, 상기 접착층(125)과 상기 제2 절연층(120)의 박리를 방지할 수 있다. 상기 접착층(125)은 절연 물질로 이루어진다. 상기 접착층(125)의 예로는 에폭시, 접착제, 테이프 등을 들 수 있다.
상기 반도체 칩 구조물(100)은 상기 제1 절연층(110) 및 제2 절연층(120)의 구조를 변경하여, 서로 다른 물질층 사이의 접촉 면적을 증가시켜 외부 응력을 분 산시키며, 서로 다른 물질층 사이의 접착력을 강화시켜 박리를 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 칩 구조물(200)은 반도체 칩(205), 제1 절연층(210), 재배선층(215), 제2 절연층(220) 및 접착층(225)을 포함한다.
상기 제2 절연층(220)이 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖지 않고, 상기 접착층(225)이 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖지 않는다는 점을 제외하면, 상기 제1 절연층(210), 재배선층(215), 상기 제2 절연층(220) 및 접착층(225)은 도 2 및 도 3에 도시된 제1 절연층(110), 재배선층(115), 제2 절연층(120) 및 접착층(125)과 실질적으로 동일하다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 칩 구조물을 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체 칩 구조물(300)은 반도체 칩(305), 제1 절연층(310), 재배선층(315), 제2 절연층(320) 및 접착층(325)을 포함한다.
상기 제1 절연층(310)이 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖지 않고, 상기 재배선층(315) 및 상기 제2 절연층(320)이 각각 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖지 않는다는 점을 제외하면, 상기 제1 절연층(310), 재배선층(315), 상기 제2 절연층(320) 및 접착층(325)은 도 2 및 도 3에 도시된 제1 절연층(110), 재배선층(115), 제2 절연 층(120) 및 접착층(125)과 실질적으로 동일하다.
도 6a 내지 6g는 도 2의 반도체 칩 구조물을 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 칩(105)의 활성면 상에 절연 물질인 네거티브형 감광성 물질을 코팅 또는 도포하여 하부 절연층(110a)을 형성한다. 상기 감광성 물질의 예로는 포토레지스트를 들 수 있다.
도 6b를 참조하면, 상기 하부 절연층(110a)을 노광 및 현상하여 상기 반도체 칩(105)의 패드들을 노출시키는 예비 개구(111a)를 형성한다.
도 6c를 참조하면, 상기 하부 절연층(110a) 상에 절연 물질인 네거티브형 감광성 물질을 코팅 또는 도포하여 상부 절연층(110b)을 형성한다.
도 6d를 참조하면, 상기 예비 개구(111a) 상에 위치한 제1 영역과 상기 제1 영역을 제외한 제2 영역의 노광량이 다르도록 상기 상부 절연층(110b)을 노광한다. 구체적으로, 상기 제1 영역은 제1 세기의 광으로 노광 공정이 수행되므로, 상기 상부 절연층(110b)은 상부의 폭과 하부의 폭이 동일하도록 노광된다. 상기 제2 영역은 상기 제1 세기보다 약한 제2 세기의 광으로 노광 공정이 수행되므로, 상기 상부 절연층(110b)은 상부의 폭보다 하부의 폭이 좁게 노광된다. 상기 제1 영역과 상기 제2 영역의 노광은 동시에 이루어진다. 상기 노광 공정은 노광 부위에 따라 노광량을 조절할 수 있는 그레이 마스크를 사용하여 수행된다. 한편, 상기 하부 절연층(110b)은 이미 노광된 상태이므로 상기 상부 절연층(110b)의 노광에 의해 영향을 받지 않는다.
이후, 상기 상부 절연층(110b)을 현상한다. 상기 상부 절연층(110b)은 네거티브형 감광성 물질이므로 노광되지 않은 영역이 제거된다. 상기 하부 절연층(110a)과 상기 상부 절연층(110b)을 포함하는 제1 절연층(110)에 상기 패드들을 노출시키는 제1 개구(111)와 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈(112)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연층(110)의 상기 제1 홈(112)을 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 절연층(110)의 상기 제1 홈(112)을 제외한 부분을 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 형성할 수 있다.
도 6e를 참조하면, 상기 제1 절연층(110) 상에 부분적으로 재배선층(115)을 형성한다. 상기 재배선층(115)은 상기 제1 개구(111)를 통해 상기 반도체 칩(105)의 패드들과 전기적으로 연결되며, 상기 패드들을 재배선한다. 상기 재배선층(115)은 금속 물질을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연층(110) 상에 시드층을 형성하고, 상기 시드층을 시드로 전기 도금하여 상기 재배선층(115)을 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제1 절연층(110) 상에 금속 물질을 증착하여 상기 재배선층(115)을 형성할 수 있다.
상기 재배선층(115)은 상기 제1 절연층(110)의 제1 홈(112)을 채우도록 형성 되므로, 상기 재배선층(115)은 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부(116)를 갖는다. 상기 재배선층(115)과 상기 제1 절연층(110)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 재배선층(115)의 제1 돌출부(116)와 상기 제1 절연층(110)의 제1 홈(112)이 맞물리므로, 상기 재배선층(115)과 상기 제1 절연층(110)의 박리를 방지할 수 있다.
본 발명의 일 실시예에 따르면, 상기 재배선층(115)은 상기 제1 절연층(110)보다 높은 상부면을 갖도록 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 재배선층(115)은 상기 제1 절연층(110)과 동일한 높이의 상부면을 갖도록 형성될 수 있다. 즉, 상기 재배선층(115)이 상기 제1 절연층(110)의 제1 홈(112)에만 형성될 수 있다. 이때, 상기 제1 홈(112)에 형성된 재배선층(115)이 상기 패드들을 재배선하는 역할을 할 수 있도록 상기 제1 홈(112)은 상기 재배선층(115)이 형성될 정도로 충분히 넓게 형성되거나, 상기 재배선층(115)의 형태와 동일하도록 형성된다.
도 6f를 참조하면, 상기 제1 절연층(110) 및 상기 재배선층(115) 상에 제2 절연층(120)을 형성한다. 상기 제2 절연층(120)은 중앙에 제2 개구(121)를 갖는다. 상기 제2 개구(121)는 상기 재배선층(115)을 노출시킨다. 상기 제2 절연층(120)을 형성하는 공정은 도 6a 내지 도 6d에 도시된 상기 제1 절연층(110)을 형성하는 공정과 실질적으로 동일하므로 구체적인 설명은 생략한다.
상기 제2 절연층(120)은 상기 제1 절연층(110)의 제1 홈(112)을 채우도록 형성되므로, 상기 제2 절연층(120)은 하부면에 상부의 폭이 하부의 폭보다 넓은 적어 도 하나의 제2 돌출부(123)를 갖는다. 또한, 상기 제2 절연층(120)은 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈(122)을 갖는다. 상기 제2 절연층(120)과 상기 제1 절연층(110)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 제2 절연층(120)은 상기 재배선층(115)을 감싸면서 상기 제2 돌출부(123)가 상기 제1 절연층(110)의 상기 제1 홈(112)과 맞물리므로, 상기 제2 절연층(120)과 상기 재배선층(115)의 박리를 방지할 수 있다.
도 6g를 참조하면, 상기 제2 개구(121)를 제외한 상기 제2 절연층(120) 상에 접착층(125)을 형성한다. 상기 접착층(125)은 에폭시 또는 접착제를 도포하거나 테이프를 부착하여 형성할 수 있다.
상기 접착층(125)은 상기 제2 절연층(120)의 제2 홈(122)을 채우도록 형성되므로, 상기 접착층(125)은 하부면에 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부(126)를 갖는다. 상기 접착층(125)과 상기 제2 절연층(120)의 접촉 면적이 증가하므로, 외부로부터 가해지는 응력을 분산시킬 수 있다. 또한, 상기 접착층(125)의 제3 돌출부(126)와 상기 제2 절연층(120)의 제2 홈(122)은 맞물리는 구조를 가지므로, 상기 접착층(125)과 상기 제2 절연층(120)의 박리를 방지할 수 있다.
한편, 도 3 및 도 4에 도시된 반도체 칩 구조물을 제조하기 위한 방법은 제1 절연층과 제2 절연층 중 어느 하나를 상부면에 홈을 형성하지 않고 평탄하도록 형성하는 것을 제외하면 상기 도 2의 반도체 칩 구조물을 제조하는 방법과 실질적으로 동일하므로, 구체적인 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체 칩 패키지(500)는 반도체 칩(505), 제1 절연층(510), 재배선층(515), 제2 절연층(520), 접착층(525), 배선 기판(530), 제3 절연층(535), 본딩 와이어(540), 봉지층(545) 및 솔더볼(550)을 포함한다.
상기 반도체 칩(505), 제1 절연층(510), 재배선층(515), 제2 절연층(520) 및 접착층(525)에 대한 설명은 도 2에 도시된 반도체 칩(105), 제1 절연층(110), 재배선층(115), 제2 절연층(120) 및 접착층(125)에 대한 설명과 실질적으로 동일하므로 생략한다.
상기 배선 기판(530)은 상기 접착층(525) 상에 부착된다. 상기 배선 기판(530)은 상기 제2 절연층(520)의 제2 개구(521)를 노출시키는 제3 개구(531)를 갖는다. 상기 배선 기판(530)은 배선 패턴(미도시)을 갖는다. 상기 배선 기판(530)의 예로는 인쇄회로기판, 테이프 배선 기판, 세라믹 기판 등을 들 수 있다.
상기 제3 절연층(535)은 상기 배선 기판(530)의 상부면에 구비되며, 상기 배서 기판(530)의 배선 패턴을 노출시키는 다수의 제4 개구(536)를 갖는다. 상기 제3 절연층(535)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 폴리이미드를 들 수 있다.
상기 본딩 와이어(540)는 상기 제3 개구(531) 및 제2 개구(521)를 통해 상기 배선 기판(530)의 배선 패턴들과 상기 재배선층(515)을 전기적으로 연결한다. 상기본딩 와이어(540)의 예로는 골드와이어(Au wire) 또는 알루미늄 와이어(Al wire) 등을 들 수 있다.
상기 봉지층(545)은 상기 제2 개구(521) 및 상기 제3 개구(531)를 매립하며, 상기 본딩 와이어(540)를 감싸도록 구비된다. 상기 봉지층(545)은 상기 본딩 와이어(540)를 충격 등 외부 환경으로부터 보호한다. 상기 봉지층(545)은 액상봉지재(Glop top) 또는 에폭시몰딩컴파운드 등을 포함할 수 있다.
상기 솔더볼들(550)은 상기 제3 절연층(535) 상에는 상기 배선 기판(530)과 전기적으로 연결된다. 구체적으로, 상기 솔더볼들(550)은 상기 제3 절연층(535)의 제4 개구들(536)에 각각 배치되며, 상기 배선 기판(530)의 배선 패턴과 연결된다.
상기 반도체 칩 패키지(500)는 상기 반도체 칩(505)과 상기 배선 기판(530) 사이에 구비된 상기 절연층들(510, 520), 상기 재배선층(515), 상기 절연층(520)의 접촉 면적을 증가시키며, 박리를 방지한다. 따라서, 상기 반도체 칩 패키지(500)의 신뢰성을 향상시킬 수 있다.
도 8a 내지 도 8j는 도 7의 반도체 칩 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8g를 참조하면, 반도체 칩(505) 상에 제1 절연층(510), 재배선층(515), 제2 절연층(520), 접착층(525)을 형성한다.
상기 제1 절연층(510), 재배선층(515), 제2 절연층(520) 및 접착층(525)을 형성하는 공정은 도 5a 내지 도 5g에 도시된 제1 절연층(110), 재배선층(115), 제2 절연층(120) 및 접착층(125)을 형성하는 공정과 실질적으로 동일하므로 구체적인 설명은 생략한다.
도 8h를 참조하면, 상기 접착층(525) 상에 제3 개구(531)를 갖는 상기 배선 기판(530)을 부착한다. 상기 제3 개구(531)는 상기 제2 절연층(520)의 제2 개구(521)를 노출시키도록 배치된다.
상기 배선 기판(530)의 상부면에 상기 제3 절연층(535)을 형성한다. 상기 제3 절연층(535)은 폴리이미드를 코팅하거나 또는 폴리이미드 테이프를 부착하여 형성한다. 상기 제3 절연층(535)을 선택적으로 제거하여 다수의 제4 개구들(536)을 형성한다. 상기 제3 절연층(535)의 제거는 화학적 식각 공정 또는 레이저 식각 공정에 의해 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 배선 기판(530)을 부착한 다음, 상기 배선 기판(530)에 상기 제3 절연층(535)을 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제3 절연층(535)을 상기 배선 기판(530)에 형성된 다음, 상기 배선 기판(530)을 부착할 수 있다.
도 8i를 참조하면, 상기 제3 개구(531) 및 제2 개구(521)를 통해 상기 배선 기판(530)의 배선 패턴들과 상기 재배선층(515)을 본딩 와이어(540)로 전기적으로 연결한다.
도 8j를 참조하면, 상기 본딩 와이어(540)를 감싸도록 상기 제2 개구(521) 및 상기 제3 개구(531)로 봉지 물질을 제공한다. 상기 봉지 물질로는 액상봉지재 또는 에폭시몰딩컴파운드를 들 수 있다. 이후, 상기 봉지 물질을 경화시켜 봉지층(545)을 형성한다.
도 8k를 참조하면, 상기 제3 절연층(535)의 제4 개구들(536)에 의해 노출된 상기 배선 기판(530)의 배선 패턴에 상기 솔더볼(550)을 안착시킨다. 이후, 고온의 퍼니스(Furnace) 등에 반도체 칩 패키지(500)를 투입하여 상기 솔더볼(550)을 상기 배선 기판(530)에 단단하게 고정한다.
상술한 바와 같이, 본 발명의 실시예들에 따르면 반도체 칩과 배선 기판 사이의 절연막에 상부의 폭이 하부의 폭보다 좁은 홈을 형성한다. 상기 절연막과 재배선층 사이 및 상기 절연막과 접착층 사이의 접촉 면적 및 결합력을 증가시킨다. 따라서, 외부로부터 가해지는 응력을 분산시키며 상기 절연막과 재배선층 사이 및 상기 절연막과 접착층 사이의 박리를 방지할 수 있다. 그러므로, 상기 구조를 갖는 반도체 칩 패키지의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 반도체 칩;
    상기 반도체 칩 상에 형성되며, 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층; 및
    상기 제1 절연층 상에 부분적으로 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층을 포함하는 것을 특징으로 하는 반도체 칩 구조물.
  2. 제1항에 있어서, 상기 제1 홈은 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 배치되는 것을 특징으로 하는 반도체 칩 구조물.
  3. 제1항에 있어서, 상기 제1 돌출부는 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 배치되는 것을 특징으로 하는 반도체 칩 구조물.
  4. 제1항에 있어서, 상기 제1 절연층은 네거티브형 감광성 물질을 포함하는 것을 특징으로 하는 반도체 칩 구조물.
  5. 제1항에 있어서, 상기 재배선층은 상기 제1 절연층과 동일한 높이를 갖는 것을 특징으로 하는 반도체 칩 구조물.
  6. 제1항에 있어서, 상기 재배선층의 높이는 상기 제1 절연층의 높이보다 더 높은 것을 특징으로 하는 반도체 칩 구조물.
  7. 제1항에 있어서, 상기 재배선층 및 상기 제1 절연층 상에 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층; 및
    상기 제2 절연층 상에 구비되며, 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 더 포함하는 것을 특징으로 하는 반도체 칩 구조물.
  8. 제7항에 있어서, 상기 제1 절연층은 상기 칩의 패드를 노출시키는 제1 개구를 가지며, 상기 재배선층은 상기 제1 개구를 통해 상기 패드와 연결되는 것을 특징으로 하는 반도체 칩 구조물.
  9. 제8항에 있어서, 상기 제2 절연층은 상기 제1 개구에 형성된 상기 재배선층을 노출시키는 제2 개구를 갖는 것을 특징으로 하는 반도체 칩 구조물.
  10. 반도체 칩;
    상기 반도체 칩 상에 형성되며, 상기 칩의 패드를 노출시키는 제1 개구를 갖는 제1 절연층;
    상기 칩 패드와 접촉되도록 상기 제1 절연층 상에 부분적으로 형성되는 재배선층;
    상기 재배선층 및 상기 제1 절연층 상에 형성되며, 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖는 제2 절연층; 및
    상기 제2 절연층 상에 구비되며, 상기 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖는 접착층을 포함하는 것을 특징으로 하는 반도체 칩 구조물.
  11. 반도체 칩 상에 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층을 부분적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  12. 제11항에 있어서, 상기 제1 절연층을 형성하는 단계는,
    상기 반도체 칩 상에 네거티브형 감광성 물질을 도포하여 하부 절연층을 형 성하는 단계;
    상기 하부 절연층 전체를 노광하는 단계;
    상기 하부 절연층 상에 네거티브형 감광성 물질을 도포하여 상부 절연층을 형성하는 단계;
    상부의 폭보다 하부의 폭이 좁게 상기 상부 절연층을 노광하는 단계; 및
    상기 상부 절연층을 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제1 홈은 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 형성하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 제1 돌출부는 매트릭스 형태, 서로 평행한 라인 형태 및 서로 교차되는 라인 형태 중 어느 하나의 형태로 형성하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 재배선층은 상기 제1 절연층과 동일한 높이를 갖도록 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 재배선층은 상기 제1 절연층의 높이보다 더 높도록 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  17. 제11항에 있어서, 상기 재배선층은 전기 도금 공정에 의해 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  18. 제11항에 있어서, 상기 재배선층은 증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  19. 제11항에 있어서, 상기 재배선층 및 상기 제1 절연층 상에 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  20. 제19항에 있어서, 상기 제1 절연층에 상기 칩의 패드를 노출시키는 제1 개구를 형성하는 단계를 더 포함하며, 상기 재배선층은 상기 제1 개구를 통해 상기 패드와 연결되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  21. 제20항에 있어서, 상기 제1 개구와 상기 제1 홈은 동시에 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  22. 제20항에 있어서, 상기 제2 절연층에 상기 제1 개구에 형성된 상기 재배선층을 노출시키는 제2 개구를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  23. 제22항에 있어서, 상기 제2 개구와 상기 제2 홈은 동시에 형성되는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  24. 반도체 칩 상에 상기 칩의 패드를 노출시키는 제1 개구를 갖는 제1 절연층을 형성하는 단계;
    상기 칩 패드와 접촉되도록 상기 제1 절연층 상에 재배선층을 부분적으로 형성하는 단계;
    상기 재배선층 및 상기 제1 절연층 상에 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 홈을 갖는 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 상기 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 돌출부를 갖는 접착층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 구조물 제조 방법.
  25. 반도체 칩;
    상기 반도체 칩 상에 형성되며, 상기 칩의 패드를 노출시키는 제1 개구와 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층;
    상기 칩 패드와 접촉하도록 상기 제1 절연층 상에 부분적으로 형성되며, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 갖는 재배선층;
    상기 재배선층 및 상기 제1 절연층 상에 형성되며, 상기 재배선층을 노출시키는 제2 개구, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층;
    상기 제2 절연층 상에 구비되며, 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층;
    상기 접착층 상에 구비되며, 상기 제2 절연층의 제2 개구를 노출시키는 제3 개구를 갖는 배선 기판;
    상기 제3 개구를 통해 상기 재배선층과 상기 배선 기판을 전기적으로 연결하는 본딩 와이어; 및
    상기 제2 개구 및 제3 개구를 매립하며, 상기 본딩 와이어를 감싸도록 구비되는 봉지층을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  26. 반도체 칩 상에 상기 칩의 패드를 노출시키는 제1 개구 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제1 홈을 갖는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제1 돌출부를 가지며, 상기 칩 패드와 접촉하도록 재배선층을 부분적으로 형성하는 단계;
    상기 재배선층 및 상기 제1 절연층 상에 상기 재배선층을 노출시키는 제2 개구, 하부면에 상기 제1 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제2 돌출부 및 상부면에 하부의 폭이 상부의 폭보다 넓은 적어도 하나의 제2 홈을 갖는 제2 절연층을 형성하는 단계;
    상기 제2 절연층 상에 상기 제2 홈과 맞물리며 상부의 폭이 하부의 폭보다 넓은 적어도 하나의 제3 돌출부를 갖는 접착층을 형성하는 단계;
    상기 접착층 상에 상기 제2 절연층의 제2 개구를 노출시키는 제3 개구를 갖는 배선 기판을 구비하는 단계;
    상기 제3 개구를 통해 상기 재배선층과 상기 배선 기판을 본딩 와이어로 전기적으로 연결하는 단계; 및
    상기 본딩 와이어를 감싸도록 상기 제2 개구 및 제3 개구를 매립하여 봉지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지.
KR1020070007376A 2007-01-24 2007-01-24 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법 KR100787894B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070007376A KR100787894B1 (ko) 2007-01-24 2007-01-24 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법
US12/007,920 US7825495B2 (en) 2007-01-24 2008-01-17 Semiconductor chip structure, method of manufacturing the semiconductor chip structure, semiconductor chip package, and method of manufacturing the semiconductor chip package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070007376A KR100787894B1 (ko) 2007-01-24 2007-01-24 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법

Publications (1)

Publication Number Publication Date
KR100787894B1 true KR100787894B1 (ko) 2007-12-27

Family

ID=39147753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070007376A KR100787894B1 (ko) 2007-01-24 2007-01-24 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법

Country Status (2)

Country Link
US (1) US7825495B2 (ko)
KR (1) KR100787894B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431479B2 (en) 2009-10-30 2013-04-30 Samsung Electronics Co., Ltd. Semiconductor devices having redistribution structures and packages, and methods of forming the same
KR101374148B1 (ko) * 2012-06-08 2014-03-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
WO2020067732A1 (ko) * 2018-09-28 2020-04-02 주식회사 네패스 반도체 패키지
KR20200036689A (ko) * 2018-09-28 2020-04-07 주식회사 네패스 반도체 패키지 및 그 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426959B2 (en) 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR101067216B1 (ko) * 2010-05-24 2011-09-22 삼성전기주식회사 인쇄회로기판 및 이를 구비하는 반도체 패키지
CN104900608B (zh) * 2015-05-20 2017-11-07 通富微电子股份有限公司 晶圆级封装结构
US10332856B2 (en) * 2017-11-08 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
KR20220033207A (ko) 2020-09-09 2022-03-16 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US20230307403A1 (en) * 2022-03-22 2023-09-28 Nxp Usa, Inc. Semiconductor device structure and method therefor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217543A (ja) 1999-11-26 2001-08-10 Ibiden Co Ltd 多層回路基板
JP2004006829A (ja) 2002-04-25 2004-01-08 Matsushita Electric Ind Co Ltd 配線転写シートとその製造方法、および配線基板とその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426883B1 (ko) 1997-03-21 2004-06-30 세이코 엡슨 가부시키가이샤 반도체장치,필름캐리어테이프및이들의제조방법
US5972193A (en) * 1997-10-10 1999-10-26 Industrial Technology Research Institute Method of manufacturing a planar coil using a transparency substrate
JP2003007701A (ja) 2001-06-20 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3945415B2 (ja) 2003-02-14 2007-07-18 セイコーエプソン株式会社 半導体装置の製造方法
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
JP4055015B2 (ja) * 2005-04-04 2008-03-05 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217543A (ja) 1999-11-26 2001-08-10 Ibiden Co Ltd 多層回路基板
JP2004006829A (ja) 2002-04-25 2004-01-08 Matsushita Electric Ind Co Ltd 配線転写シートとその製造方法、および配線基板とその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431479B2 (en) 2009-10-30 2013-04-30 Samsung Electronics Co., Ltd. Semiconductor devices having redistribution structures and packages, and methods of forming the same
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US11488892B2 (en) 2011-02-18 2022-11-01 Amkor Technology Singapore Holding Pte. Ltd. Methods and structures for increasing the allowable die size in TMV packages
US10347562B1 (en) 2011-02-18 2019-07-09 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
KR101374148B1 (ko) * 2012-06-08 2014-03-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
US10679952B2 (en) 2012-11-20 2020-06-09 Amkor Technology, Inc. Semiconductor device having an encapsulated front side and interposer and manufacturing method thereof
US9391043B2 (en) 2012-11-20 2016-07-12 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9728514B2 (en) 2012-11-20 2017-08-08 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11527496B2 (en) 2012-11-20 2022-12-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device comprising semiconductor die and interposer and manufacturing method thereof
US9543242B1 (en) 2013-01-29 2017-01-10 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US9852976B2 (en) 2013-01-29 2017-12-26 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10943858B2 (en) 2013-11-19 2021-03-09 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
US10192816B2 (en) 2013-11-19 2019-01-29 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US11652038B2 (en) 2013-11-19 2023-05-16 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package with front side and back side redistribution structures and fabricating method thereof
US10784422B2 (en) 2016-09-06 2020-09-22 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US10490716B2 (en) 2016-09-06 2019-11-26 Amkor Technology, Inc. Semiconductor device with optically-transmissive layer and manufacturing method thereof
US11437552B2 (en) 2016-09-06 2022-09-06 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11942581B2 (en) 2016-09-06 2024-03-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with transmissive layer and manufacturing method thereof
KR20200036689A (ko) * 2018-09-28 2020-04-07 주식회사 네패스 반도체 패키지 및 그 제조 방법
WO2020067732A1 (ko) * 2018-09-28 2020-04-02 주식회사 네패스 반도체 패키지
KR102226190B1 (ko) * 2018-09-28 2021-03-11 주식회사 네패스 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20080174025A1 (en) 2008-07-24
US7825495B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
KR100787894B1 (ko) 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법
US10930625B2 (en) Semiconductor package and method of fabricating the same
CN113140519A (zh) 采用模制中介层的晶圆级封装
JP6329059B2 (ja) 半導体装置の製造方法
KR102117980B1 (ko) 마스크 어셈블리 및 칩 패키지를 제조하기 위한 방법
JP2001035965A (ja) 半導体パッケージ及びその製造方法
KR20100002711A (ko) 임베디드 배선 기판, 이를 포함하는 반도체 패키지 및 그제조 방법
US6841884B2 (en) Semiconductor device
CN114267659A (zh) 半导体封装装置
CN110896062A (zh) 再分布基板、制造再分布基板的方法和半导体封装件
KR20220033177A (ko) 반도체 패키지 및 이의 제조 방법
US20020119595A1 (en) Semiconductor package using tape circuit board with a groove for preventing encapsulant from overflowing and manufacturing method thereof
US6432746B2 (en) Method for manufacturing a chip scale package having slits formed on a substrate
KR20060094248A (ko) 솔더범프 앵커시스템과 그 형성방법 및, 이를 구비하는 칩패키지
US7071027B2 (en) Ball grid array package having improved reliability and method of manufacturing the same
US12027432B2 (en) Semiconductor packages
KR100829613B1 (ko) 반도체 칩 패키지 및 그 제조 방법
US7576551B2 (en) Test socket and test board for wafer level semiconductor testing
KR100251868B1 (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
JP2001077231A (ja) 半導体装置、半導体ウエハ及び半導体装置の製造方法
KR20180021955A (ko) 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
TWI240340B (en) Ball grid array package structure, package substrate and solder-ball pad structure thereon
JP2004296464A (ja) 半導体装置
KR100403359B1 (ko) 반도체패키지의제조방법
TWI544846B (zh) 封裝載板及其製作方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 13