KR20180021955A - 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법 - Google Patents

수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법 Download PDF

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KR20180021955A
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Abstract

코어 서포터(core supporter)의 관통홀에 일부 영역이 노출되며 제1표면에 배치된 제1반도체 칩(chip)과, 제2표면에 배치된 제2반도체 칩, 제1반도체 칩을 덮도록 형성된 제1감광성 유전층, 제2반도체 칩을 덮고 관통홀을 채우도록 형성된 제2감광성 유전층, 제2감광성 유전층 상에 배치된 트레이스 패턴(trace pattern); 및 제2감광성 유전층을 관통하고 관통홀을 지나 제1반도체 칩에 접속된 도전성 비아(via)를 포함하는 팬 아웃 패키지(fan out package) 및 제조 방법을 제시한다.

Description

수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법{Fan out package including vertically stacked chips and fabricating method for the same}
본 출원은 수직 적층된 칩(vertically stacked chip)들을 포함하는 팬 아웃 패키지(fan out package) 및 제조 방법에 관한 것이다.
반도체 패키지 기술에서 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan Out Wafer Level Package) 기술이 주목되고 있다. 배선 구조(interconnection structure)가 구비된 유기 기판(organic substrate), 예컨대 인쇄회로기판(PCB: Printed Circuit board)의 사용을 배제하고, 반도체 칩(chip)으로부터 연장된 배선 구조가 반도체 칩을 덮는 몰딩층(molding layer) 상으로 확장되도록 형성한 팬 아웃 패키지 기술이 주목되고 있다. 웨이퍼 레벨 패키지 기술이 이러한 팬 아웃 패키지를 형성하는 공정에 적용되고 있다. 팬 아웃 웨이퍼 레벨 패키지 기술에서의 해결되어야 할 문제점들로 워피지(warpage) 현상이나 반도체 칩의 이동(chip shift) 현상들이 고려될 수 있다.
본 출원은 코어 서포터(core supporter) 상하에 칩들이 수직하게 적층된 팬 아웃 패키지를 제시하고자 한다.
본 출원은 코어 서포터(core supporter) 상하에 칩들이 수직하게 적층된 팬 아웃 패키지를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 관통홀을 가지는 코어 서포터(core supporter); 상기 관통홀에 일부 영역이 노출되며 상기 코어 서포터의 제1표면에 배치된 제1반도체 칩(chip); 상기 코어 서포터의 제2표면에 배치된 제2반도체 칩; 상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 형성된 제1감광성 유전층; 상기 코어 서포터의 제2표면에 상기 제2반도체 칩을 덮고 상기 관통홀을 채우도록 형성된 제2감광성 유전층; 상기 제2감광성 유전층 상에 배치된 제1트레이스 패턴(trace pattern); 및 상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속된 제1도전성 비아(via)를 포함하는 팬 아웃 패키지(fan out package)를 제시한다.
본 출원의 일 관점은, 관통홀을 가지는 코어 서포터(core supporter); 상기 관통홀에 일부 영역이 노출되며 상기 코어 서포터의 제1표면에 배치된 제1반도체 칩(chip); 상기 코어 서포터의 제2표면에 상기 관통홀을 사이에 두고 나란히 배치된 제2 및 제3반도체 칩들; 상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 형성된 제1감광성 유전층; 상기 코어 서포터의 제2표면에 상기 제2 및 제3반도체 칩들을 덮고 상기 관통홀을 채우도록 형성된 제2감광성 유전층; 상기 제2감광성 유전층 상에 배치된 제1트레이스 패턴(trace pattern); 및 상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속된 제1도전성 비아(via)를 포함하는 팬 아웃 패키지(fan out package)를 제시한다.
본 출원의 일 관점은, 관통홀을 가지는 코어 서포터(core supporter)의 제1표면에 상기 관통홀에 일부 영역이 노출되도록 제1반도체 칩(chip)을 배치하는 단계; 상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 제1감광성 유전층을 형성하는 단계; 상기 코어 서포터의 제2표면에 제2반도체 칩을 배치하는 단계; 상기 코어 서포터의 제2표면에 상기 제2반도체 칩을 덮고 상기 관통홀을 채우도록 제2감광성 유전층을 형성하는 단계; 및 상기 제2감광성 유전층 상에 배치되는 제1트레이스 패턴(trace pattern) 및 상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속되는 제1도전성 비아(via)를 형성하는 단계를 포함하는 팬 아웃 패키지 제조 방법을 제시한다.
본 출원의 실시예들에 따르면, 코어 서포터(core supporter) 상하에 칩들이 수직하게 적층된 팬 아웃 패키지를 제시할 수 있다.
또한, 코어 서포터(core supporter) 상하에 칩들이 수직하게 적층된 팬 아웃 패키지를 제조하는 방법을 제시할 수 있다.
도 1은 일 예에 따른 팬 아웃 패키지를 보여주는 단면도이다.
도 2는 도 1의 팬 아웃 패키지의 코어 서포터(core supporter)의 평면 레이아웃(layout)을 보여주는 도면이다.
도 3은 일 예에 따른 팬 아웃 패키지를 보여주는 단면도이다.
도 4 내지 도 8은 일 예에 따른 팬 아웃 패키지를 제조하는 방법을 보여주는 단면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 팬 아웃 패키지(10)를 보여주는 단면도이다. 도 2는 도 1의 팬 아웃 패키지(10)의 코어 서포터(core supporter: 100)의 평면 레이아웃(layout)을 보여준다. 도 1은 도 2의 X-X' 절단선을 따르는 단면 형상을 보여준다.
도 1을 참조하면, 팬 아웃 패키지(10)는 코어 서포터(100)의 지지 제1표면(101) 상에 배치된 제1반도체 칩(200)과 지지 제2표면(103) 상에 배치된 제2반도체 칩(300)을 포함하여 구성될 수 있다. 코어 서포터(100)의 지지 제1표면(101)과 지지 제2표면(103)은 서로 반대되는 방향을 바라보며 위치하는 표면들일 수 있다. 코어 서포터(100)를 사이에 두고 제1반도체 칩(200)과 제2반도체 칩(300)은 서로 반대되는 위치에 위치하도록 배치될 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)은 서로 일부 영역(R)에서 중첩(overlap)되도록 배치되어, 계단 형상(stepwise shape)을 이루도록 코어 서포터(100)에 배치될 수 있다.
코어 서포터(100)는 기판(substrate)이나 플레이트(plate) 형상을 가질 수 있으며, 반도체 칩들(200, 300)을 지지하는 캐리어(carrier) 형태일 수 있다. 코어 서포터(100)는 팬 아웃 패키지(10)의 바닥 표면(bottom surface: 11)과 상측 표면(top surface: 13) 사이의 중간 위치에 위치하여, 팬 아웃 패키지(10)가 휘어지거나 벤딩(bending)되는 워피지(warpage) 현상에 저항하여 플랫(flat)한 형상으로 유지되도록 유도할 수 있다. 코어 서포터(100)는 잘 휘지 않는 단단한(rigid)한 형태를 가질 수 있다. 코어 서포터(100)는 실리콘(silicon)으로 구비될 수 있다. 코어 서포터(100)는 유리질(glass), 스테인레스스틸(stainless steel), 여러 금속의 합금(alloy)의 플레이트 형태로 구비될 수 있다. 코어 서포터(100)는 제1반도체 칩(200)의 두께 T1이나 제2반도체 칩(300)의 두께 T2 보다 두꺼운 두께 T3로 구비될 수 있다. 코어 서포터(100)가 보다 두꺼운 두께를 가지므로 워피지 현상에 대한 저항성을 가질 수 있고, 또한, 제1 및 제2반도체 칩들(200, 300)을 지지하는 데 유용할 수 있다. 코어 서포터(100)의 두께 T3는 제2반도체 칩(300)의 두께 T2나 제1반도체 칩(300)의 두께 T1 보다 2배 내지 4배 정도의 수치를 가질 수 있다.
코어 서포터(100)는 반도체 칩들(200, 300)에 연결되는 신호 배선이나 전기적 배선과 같은 연결 배선 구조를 내부나 표면들(101, 103)에 구비하지 않는 점에서, 알려진 인터포저(interposer)나 빌트업 연결 배선층(built up interconnection layer), PCB와 달리 구분될 수 있다. 코어 서포터(100)에 연결 배선 구조가 구비되지 않으므로, 코어 서포터(100)는 반도체 물질이나, 절연 물질 또는 금속 물질의 플레이트나 기판으로 구비될 수 있다.
제1반도체 칩(200)은 메모리 반도체 소자가 집적된 칩이거나 또는 로직 소자가 집적된 칩일 수 있다. 제1반도체 칩(200)은 코어 서포터(100)의 지지 제1표면(101)에 대향되는 제3표면(201)에 제1칩 접속 단자(210)을 구비할 수 있다. 제1칩 접속 단자(210)는 제3표면(201)에 패드(pad) 형상을 가지며 구비될 수 있다. 제1반도체 칩(200)의 제3표면(201)에 반대되는 제4표면(203)이 코어 서포터(100)의 지지 제1표면(101)과 동일한 방향을 바라보도록, 제1반도체 칩(200)은 코어 서포터(100)의 지지 제1표면(101) 상에 플립 칩(flip chip) 형태로 배치될 수 있다.
제1반도체 칩(200)의 제3표면(201)과 코어 서포터(100)의 지지 제1표면(101) 사이에 제1접착층(420)이 개재되어, 코어 서포터(100)에 제1반도체 칩(200)을 결합시켜 고정시킬 수 있다. 제1접착층(420)은 팬 아웃 패키지(10)를 구성하는 하나의 요소로 유지되는 영구적 결합층(permanent bonding layer)을 제공하도록 도입될 수 있다. 제1접착층(420)은 에폭시(epoxy) 성분을 포함하는 접착 물질의 층으로 도입될 수 있다.
제1반도체 칩(200)의 제1칩 접속 단자(210)가 코어 서포터(100)를 관통하는 관통홀(through hole: 110)에 정렬되도록, 제1반도체 칩(200)이 코어 서포터(100)에 부착될 수 있다. 코어 서포터(100)는 지지 제1표면(101)으로부터 지지 제2표면(103)에까지 연장되는 관통홀(110)을 구비할 수 있다. 이러한 관통홀(110)은, 도 2에 제시된 바와 같이, 코어 서포터(100)에 중첩된 제1반도체 칩(200)의 제1칩 접속 단자(210)의 위치에 중첩되는 위치에 위치할 수 있다. 제1반도체 칩(200)의 제1칩 접속 단자(210)가 다수 개로 구비될 때, 코어 서포터(100)의 관통홀(110)은 개개가 제1칩 접속 단자(210)들 개개에 정렬되도록 다수 개가 구비될 수 있다. 제1칩 접속 단자(210)들은 제1반도체 칩(200)의 제3표면(201)의 에지 영역(edge region: 200E)에 배치될 수 있는 데, 코어 서포터(100)의 관통홀(110)들은 개개의 제1칩 접속 단자(210)들을 노출하도록 구비될 수 있다. 코어 서포터(100)의 관통홀(110)에 제1칩 접속 단자(210)를 포함하는 일부 영역이 노출되도록 제1반도체 칩(200)이 코어 서포터(100)에 배치될 수 있다.
제2반도체 칩(300)은 메모리 반도체 소자가 집적된 칩이거나 또는 로직 소자가 집적된 칩일 수 있다. 제2반도체 칩(300)은 코어 서포터(100)의 지지 제2표면(103)과 동일한 방향을 바라보는 제5표면(301)에 제2칩 접속 단자(310)을 구비할 수 있다. 제2칩 접속 단자(310)는 제5표면(301)에 패드(pad) 형상을 가지며 구비될 수 있다. 제2반도체 칩(300)의 제5표면(301)에 반대되는 제6표면(303)이 코어 서포터(100)의 지지 제2표면(103)에 대향되도록, 제1반도체 칩(200)은 코어 서포터(100)의 지지 제2표면(103) 상에 배치될 수 있다. 제2반도체 칩(300)은 코어 서포터(100)의 관통홀(110)을 노출하면서, 또한, 제1반도체 칩(200)과 일부 영역(R)에서 중첩(overlap)되도록 배치될 수 있다.
제2반도체 칩(300)의 제6표면(303)과 코어 서포터(100)의 지지 제2표면(103) 사이에 제2접착층(430)이 개재되어, 코어 서포터(100)에 제2반도체 칩(300)을 결합시켜 고정시킬 수 있다. 제2접착층(430)은 팬 아웃 패키지(10)를 구성하는 하나의 요소로 유지되는 영구적 결합층을 제공하도록 도입될 수 있다. 제1접착층(420)과 제2접착층(430)은 영구적 결합층을 제공함으로써, 제1 및 제2반도체 칩들(200, 300)이 코어 서포터(100)에 고정되어 움직이지 않도록 유도할 수 있다. 이에 따라, 반도체 칩들(200, 300)의 위치가 유동되는 칩 이동 현상이 유효하게 억제될 수 있다.
팬 아웃 패키지(10)는 제1반도체 칩(200)을 덮어 함침시킨 제1감광성 유전층(photosensitive dielectric layer: 520)을 더 구비할 수 있다. 코어 서포터(100)의 측면(105)는 제1감광성 유전층들(520)의 측면(525)에 정렬될 수 있다. 제1감광성 유전층(520)은 감광성 폴리이미드(polyimide: PI)나 감광성 폴리벤조사졸(polybenzoxazole)과 같은 감광제를 함유하는 폴리머의 층을 포함할 수 있다. 제1감광성 유전층(520)은 직묘형 노광 필름(Direct Imaging film)을 포함할 수 있다. 제1감광성 유전층(520)은 코어 서포터(100)의 제1표면(101)을 덮고 제1반도체 칩(200)을 덮도록 연장될 수 있다. 제1반도체 칩(200)의 제4표면(203)은 제1감광성 유전층(520)에 접촉될 수 있다.
팬 아웃 패키지(10)는 제2반도체 칩(300)을 덮어 함침시킨 제2감광성 유전층(530)을 더 구비할 수 있다. 제2감광성 유전층(530)은 제1감광성 유전층(520)과 실질적으로 동일한 재질, 두께 및 형태를 가지는 유전층으로 형성될 수 있다. 제2감광성 유전층(530)은 코어 서포터(100)를 사이에 두고 제1감광성 유전층(520)에 대해 대칭적인 위치에 구비될 수 있다. 제2감광성 유전층(530)은 코어 서포터(100)의 제2표면(103)을 덮고 제2반도체 칩(300)을 덮도록 연장될 수 있다. 제2반도체 칩(300)의 제5표면(301)은 제2감광성 유전층(530)에 접촉될 수 있다. 제2감광성 유전층(530)은 제2반도체 칩(300)에 인근하는 위치에 위치하는 코어 서포터(100)의 관통홀(110)들을 메우도록 연장될 수 있다.
팬 아웃 패키지(10)는 제2감광성 유전층(530)을 관통하여 제1반도체 칩(200)의 제1칩 접속 단자(210)에 전기적 및 기계적으로 접속되는 제1도전성 비아(via: 620)를 구비할 수 있다. 제1도전성 비아(620)는 코어 서포터(100)의 관통홀(110)에 정렬된 위치에 위치하고, 관통홀(110)을 지나 제1칩 접속 단자(210)에 접속될 수 있다. 제1도전성 비아(620)는 코어 서포터(100)의 관통홀(110)을 메우고 있는 제2감광성 유전층 부분(531)을 관통할 수 있다. 제1도전성 비아(620)는 코어 서포터(100)의 관통홀(110) 내에서 제2감광성 유전층 부분(531)에 의해 둘러싸여 코어 서포터(100)의 바디(body) 부분과 측 방향으로 격리 또는 분리되어 절연될 수 있다. 이에 따라, 코어 서포터(100)가 금속 물질이나 도전 물질 또는 반도체 물질로 이루어질 경우에도, 제1도전성 비아(620)는 코어 서포터(100)와 전기적으로 절연된 상태를 유지할 수 있다.
팬 아웃 패키지(10)는 제2감광성 유전층(530)을 관통하여 제2반도체 칩(300)의 제2칩 접속 단자(310)에 전기적 및 기계적으로 접속되는 제2도전성 비아(630)를 구비할 수 있다.
팬 아웃 패키지(10)는 제2감광성 유전층(530) 상에 제1 및 제2도전성 비아들(620, 630)들을 경유하여 제1 및 제2반도체 칩(200, 300)에 전기적으로 접속되는 트레이스 패턴(trace pattern: 650)들을 구비할 수 있다. 도 1에서 트레이스 패턴(650)들은 단층 구조로 묘사되고 있지만, 경우에 따라 트레이스 패턴(650)들은 다층 배선 구조를 이루도록 구비될 수도 있다.
트레이스 패턴(650)들은 제1 및 제2반도체 칩(200, 300)을 외부 기기와 접속시키는 연결 배선 구조를 이루는 요소로 구성될 수 있다. 트레이스 패턴(650)들 중 일부인 제1트레이스 패턴(625)은 제1도전성 비아(620)에 연결되도록 구비될 수 있다. 제1트레이스 패턴(625)은 제1반도체 칩(200)에 중첩된 위치로부터 제1반도체 칩(200)이 중첩되지 않은 제2감광성 유전층(530) 부분 상으로 연장될 수 있다. 이에 따라, 제1트레이스 패턴(625)에 접속되는 제1외부 접속 단자(725)는 제1반도체 칩(200)에 중첩되지 않고 제1반도체 칩(200)의 바깥 영역에 위치할 수 있다. 제1외부 접속 단자(725)는 제2반도체 칩(300)에 중첩되지 않고 제2반도체 칩(300)의 바깥 영역에 위치할 수 있다.
제2트레이스 패턴(635)은 제2도전성 비아(630)에 연결되도록 구비될 수 있다. 제2트레이스 패턴(635)은 제2반도체 칩(300)에 중첩된 영역 내에 위치하도록 제2도전성 비아(630)로부터 연장될 수 있다. 제2트레이스 패턴(635)에 접속되는 제2외부 접속 단자(735)는 제2반도체 칩(300)에 중첩된 영역에 위치할 수 있다. 또는, 도시되지는 않지만, 제2트레이스 패턴(635)에 접속되는 제2외부 접속 단자(735)는, 제1외부 접속 단자(725)와 마찬가지로, 제2반도체 칩(300)에 중첩되지 않고 제2반도체 칩(300) 바깥 영역에 위치하도록 배치될 수도 있다.
제1 및 제2외부 접속 단자들(725, 735)을 포함하는 외부 접속 단자(700)는 트레이스 패턴(650)에 접속되어 외부 기기에 팬 아웃 패키지(10)를 전기적 및 신호적으로 연결시키는 요소로 구비될 수 있다. 외부 접속 단자(700)는 솔더 볼(solder ball)과 같은 접속 부재로 구비될 수 있다. 외부 접속 단자(700)들 사이를 격리하고 트레이스 패턴(650)의 일부 부분들을 덮는 제3감광성 유전층(550)이 제2감광성 유전층(530) 상에 구비될 수 있다. 제3감광성 유전층(550)은 제2감광성 유전층(530)을 덮고 트레이스 패턴(650)의 일부 영역을 덮도록 연장되고, 외부 접속 단자(700)의 일부 부분을 둘러싸도록 연장될 수 있다. 외부 접속 단자(700)의 일부 부분은 제3감광성 유전층(550)을 관통하여 트레이스 패턴(650)에 접속될 수 있다.
제1감광성 유전층(520) 상에 제4감광성 유전층(560)이 구비될 수 있다. 제4감광성 유전층(560)은 제3감광성 유전층(550)과 실질적으로 동일한 두께 및 동일한 형태, 재질로 형성될 수 있다. 제4감광성 유전층(560)은 코어 서포터(100)를 사이에 두고 제3감광성 유전층(550)과 대칭적인 위치에 위치하도록 구비될 수 있다.
팬 아웃 패키지(10)는 코어 서포터(100)의 상하에 상호 대칭적인 적층 구조(stack structure)들을 구비할 수 있다. 코어 서포터(100)의 제1표면(101) 아래의 제1반도체 칩(200), 제1감광성 유전층(520), 제4감광성 유전층(560)이 적층된 구조와, 코어 서포터(100)의 제2표면(103) 상에 제2반도체 칩(200), 제2감광성 유전층(530), 제3감광성 유전층(550)이 적층된 구조가, 코어 서포터(100)를 사이에 두고 상호 대칭적으로 구비될 수 있다. 이와 같이 이루어지는 대칭적 구조는 팬 아웃 패키지(10)가 휘어지거나 벤딩되거나 하는 워피지 현상을 억제하는 데 유효할 수 있다.
도 3은 일 예에 따른 팬 아웃 패키지(20)를 보여주는 단면도이다.
도 3을 참조하면, 팬 아웃 패키지(20)는 코어 서포터(2100)의 지지 제1표면(2101) 상에 배치된 제1반도체 칩(2200)과 지지 제2표면(2103) 상에 나란히 배치된 제2반도체 칩(2300) 및 제3반도체 칩(2800)을 포함하여 구성될 수 있다. 코어 서포터(2100)를 사이에 두고 제1반도체 칩(2200)은 제2반도체 칩(2300) 및 제3반도체 칩(2800)이 서로 반대측에 배치될 수 있다. 제1반도체 칩(2200)과 제2반도체 칩(2300)은 서로 일부 영역(R1)에서 중첩되도록 배치되고, 제1반도체 칩(2200)과 제3반도체 칩(2800)은 서로 다른 일부 영역(R2)에서 중첩되도록 배치될 수 있다. 제1반도체 칩(2200)은 로직 소자가 집적된 칩일 수 있다. 제2반도체 칩(2300)은 디램(DRAM) 소자와 같은 메모리 반도체 소자가 집적된 칩일 수 있다. 제3반도체 칩(2800)은 또 다른 메모리 반도체 소자가 집적된 칩일 수 있다.
제1반도체 칩(2200)의 제3표면(2201)에 제1칩 접속 단자(2210)가 구비할 수 있다. 제1칩 접속 단자(2210)는 제3표면(2201)의 센터 영역(center region: 2200C)에 위치할 수 있다. 제1반도체 칩(2200)은 제1접착층(2420)에 의해 코어 서포터(2100)에 접착되어 영구적으로 고정될 수 있다. 제1반도체 칩(2200)의 제1칩 접속 단자(2210)이 코어 서포터(2100)를 관통하는 관통홀(2110)에 정렬되도록, 제1반도체 칩(2200)이 코어 서포터(2100)에 부착될 수 있다.
제2반도체 칩(2300)은 코어 서포터(2100)의 지지 제2표면(2103)과 동일한 방향을 바라보는 제5표면(2301)에 제2칩 접속 단자(2310)을 구비할 수 있다. 제2반도체 칩(2300)의 제5표면(2301)에 반대되는 제6표면(2303)이 코어 서포터(2100)의 지지 제2표면(2103)에 대향되도록, 제2반도체 칩(2200)은 코어 서포터(2100)의 지지 제2표면(2103) 상에 배치될 수 있다. 제2반도체 칩(2300)은 코어 서포터(2100)의 관통홀(2110)을 노출하도록 배치될 수 있다. 제2반도체 칩(2300)의 제6표면(2303)은 제2접착층(2430)에 의해 코어 서포터(2100)의 지지 제2표면(2103)에 부착되어 고정될 수 있다.
제3반도체 칩(2800)은 코어 서포터(2100)의 관통홀(2110)을 사이에 두고 제2반도체 칩(2800)과 측 방향으로 마주보도록 나란히 배치될 수 있다. 코어 서포터(2100)의 지지 제2표면(2103)과 동일한 방향을 바라보는 제3반도체 칩(2800)의 제7표면(2801)에 제3칩 접속 단자(2810)가 구비될 수 있다. 제3반도체 칩(2800)의 제7표면(2801)에 반대되는 제8표면(2803)이 코어 서포터(2100)의 지지 제2표면(2103)에 대향되도록, 제3반도체 칩(2200)은 코어 서포터(2100)의 지지 제2표면(2103) 상에 배치될 수 있다. 제3반도체 칩(2800)은 코어 서포터(2100)의 관통홀(2110)을 노출하도록 배치될 수 있다. 제3반도체 칩(2800)의 제8표면(2803)은 제3접착층(2450)에 의해 코어 서포터(2100)의 지지 제2표면(2103)에 부착되어 고정될 수 있다.
팬 아웃 패키지(20)는 제1반도체 칩(2200)을 덮어 함침시킨 제1감광성 유전층(2520)을 더 구비할 수 있다. 팬 아웃 패키지(20)는 제2반도체 칩(2300) 및 제3반도체 칩(2800)을 덮어 함침시킨 제2감광성 유전층(2530)을 더 구비할 수 있다. 제2감광성 유전층(2530)은 제2반도체 칩(2300) 및 제3반도체 칩(2800) 사이에 노출된 코어 서포터(2100)의 관통홀(2110)들을 메우도록 연장될 수 있다.
팬 아웃 패키지(20)는 제2감광성 유전층(2530)을 관통하여 제1반도체 칩(2200)의 제1칩 접속 단자(2210)에 전기적 및 기계적으로 접속되는 제1도전성 비아(2620)를 구비할 수 있다. 제1도전성 비아(2620)는 코어 서포터(2100)의 관통홀(2110)을 지나 제1칩 접속 단자(2210)에 접속될 수 있다. 제1도전성 비아(2620)는 코어 서포터(2100)의 관통홀(2110)을 메우고 있는 제2감광성 유전층 부분(2531)을 관통할 수 있다. 제1도전성 비아(2620)는 코어 서포터(2100)의 관통홀(2110) 내에서 제2감광성 유전층 부분(2531)에 의해 둘러싸여 코어 서포터(2100)의 바디 부분과 분리되어 절연될 수 있다. 팬 아웃 패키지(20)는 제2감광성 유전층(2530)을 관통하여 제2반도체 칩(2300)의 제2칩 접속 단자(2310)에 전기적 및 기계적으로 접속되는 제2도전성 비아(2630)를 구비할 수 있다. 팬 아웃 패키지(20)는 제2감광성 유전층(2530)을 관통하여 제3반도체 칩(2800)의 제3칩 접속 단자(2810)에 전기적 및 기계적으로 접속되는 제3도전성 비아(2680)를 구비할 수 있다.
팬 아웃 패키지(20)는 제2감광성 유전층(2530) 상에 제1 및 제2, 제3도전성 비아들(2620, 2630, 2680)들을 경유하여 제1 및 제2, 제3반도체 칩(2200, 2300, 2800)에 전기적으로 접속되는 트레이스 패턴(2650)들을 구비할 수 있다. 트레이스 패턴(2650)들은 일부인 제1트레이스 패턴(2625)는 제1도전성 비아(2620)에 연결되도록 구비될 수 있다. 제1트레이스 패턴(2625)은 제1반도체 칩(2200)에 중첩된 위치로부터 제2감광성 유전층(2530) 부분 상으로 연장될 수 있다. 제2트레이스 패턴(2635)는 제2도전성 비아(2630)에 연결되고, 제2반도체 칩(2300)에 중첩된 영역 내에 위치하도록 제2감광성 유전층(2530) 상으로 연장될 수 있다. 제3트레이스 패턴(685)는 제3도전성 비아(2680)에 연결되고, 제3반도체 칩(2800)에 중첩된 영역으로부터 제3반도체 칩(2800)에 중첩되지 않는 제3반도체 칩(3800)의 바깥 영역의 제2감광성 유전층(2530) 부분 상으로 연장될 수 있다.
제1트레이스 패턴(2625)에 접속되는 제1외부 접속 단자(2725)는 제1반도체 칩(2200) 상에 중첩되도록 위치할 수 있다. 제2트레이스 패턴(2635)에 접속되는 제2외부 접속 단자(2735)는 제2반도체 칩(2300)에 중첩되도록 위치할 수 있다. 제3트레이스 패턴(2685)에 접속되는 제3외부 접속 단자(2785)는 제3반도체 칩(2800)에 중첩되지 않고 제3반도체 칩(2800)의 바깥 영역에 위치할 수 있다. 제1 및 제2외부 접속 단자들(725, 735)을 포함하는 외부 접속 단자(2700)는 트레이스 패턴(2650)에 접속되어 외부 기기에 팬 아웃 패키지(20)를 전기적 및 신호적으로 연결시키는 요소로 구비될 수 있다.
외부 접속 단자(2700)들 사이를 격리하고 트레이스 패턴(2650)의 일부 부분들을 덮는 제3감광성 유전층(2550)이 제2감광성 유전층(2530) 상에 구비될 수 있다. 제1감광성 유전층(2520) 상에 제4감광성 유전층(2560)이 구비될 수 있다.
도 4 내지 도 8은 일 예에 따른 팬 아웃 패키지를 제조하는 방법을 보여준다.
도 4를 참조하면, 지지 제1표면(3101)과 반대측의 지지 제2표면(3103)을 가지는 코어 서포터(3100)를 형성한다. 코어 서포터(3100)는 웨이퍼 레벨 패키지 과정을 적용하기 위한 웨이퍼(wafer) 형상을 가질 수 있다. 코어 서포터(3100)는 패널(panel) 형태나 기판 형상을 가질 수도 있다. 코어 서포터(3100)에 관통홀(3110)들을 형성한다.
코어 서포터(3100)의 지지 제1표면(3101)에 제1반도체 칩(3200)을 부착한다. 제1반도체 칩(3200)은 제1칩 접속 단자(3210)이 관통홀(3110)을 향하도록 코어 서포터(3100)에 플립칩(flip chip) 결합될 수 있다. 관통홀(3110)에 제1반도체 칩(3200)의 제1칩 접속 단자(3210)가 정렬되도록, 제1반도체 칩(3200)을 배치할 수 있다. 제1반도체 칩(3200)의 제3표면(3201)과 코어 서포터(3100)의 지지 제1표면(3101) 사이에 제1접착층(3420)을 도입하여, 제1접착층(3420)이 제1반도체 칩(3200)을 코어 서포터(3100)에 영구적으로 부착시키도록 한다.
코어 서포터(3100)의 제1표면(3101) 상에 제1감광성 유전층(3520)을 형성한다. 제1감광성 유전층(3520)은 제1반도체 칩(3200)을 함침하도록 코어 서포터(3100)의 제1표면(3101)에 라미네이션(lamination)될 수 있다.
코어 서포터(3100)의 두께를 보다 더 감소시키고자 할 경우, 코어 서포터(3100)의 지지 제2표면(3103)에 리세스(recess) 과정을 수행하여 코어 서포터(3100)의 두께를 줄일 수 있다. 리세스 과정은 지지 제2표면(3103)을 그라인딩(grinding)하는 과정으로 수행될 수 있다.
도 5를 참조하면, 코어 서포터(3100)의 지지 제2표면(3103)에 제2반도체 칩(3300)을 부착한다. 제2반도체 칩(3300)은 제2칩 접속 단자(3310)가 지지 제2표면(3103)과 동일한 방향을 바라보도록 코어 서포터(3100) 상에 배치될 수 있다. 제2반도체 칩(3300)의 제6표면(3303)과 코어 서포터(3100)의 지지 제2표면(3103) 사이에 제2접착층(3430)을 도입하여, 제2접착층(3430)이 제2반도체 칩(3300)을 코어 서포터(3100)에 영구적으로 부착시키도록 한다.
코어 서포터(3100)의 제2표면(3103) 상에 제2감광성 유전층(3530)을 형성한다. 제2감광성 유전층(3530)은 제2반도체 칩(3300)을 함침하도록 코어 서포터(3100)의 제2표면(3103)에 라미네이션될 수 있다. 제2감광성 유전층(3530)의 일부 부분(3531)이 관통홀(3110)을 채울 수 있다.
도 6을 참조하면, 제2감광성 유전층(3530)의 일부 영역들을 자외선과 같은 노광 광원으로 직접적으로 노광(exposure)하고 현상(development)함으로써, 오프닝부들(openings: 3532, 3533)을 형성할 수 있다. 제1오프닝부(3532)는 제2감광성 유전층(3530)을 관통하여 제1칩 접속 단자(3210)을 노출하도록 형성될 수 있다. 제1오프닝부(3532)는 관통홀(3110)을 메우고 있는 제2감광성 유전층 부분(3531)을 관통할 수 있다. 제2오프닝부(3533)는 제2감광성 유전층(3530)을 관통하여 제2칩 접속 단자(3310)을 노출하도록 형성될 수 있다. 제2감광성 유전층(3530)에 포토리소그래피(photo lithography) 과정이 직접적으로 수행될 수 있어, 패터닝을 위한 별도의 포토레지스트 물질(photoresist material)의 도입이 생략될 수 있다.
제2감광성 유전층(3530)에 오프닝부들(3532, 3533)을 형성한 후, 제2감광성 유전층(3530) 및 제1감광성 유전층(3520)을 큐어링(curing)하는 베이크(bake) 과정을 수행할 수 있다. 큐어링에 의해서 제2감광성 유전층(3530) 및 제1감광성 유전층(3520)은 보다 더 단단한 막질로 변성되어, 제1 및 제2반도체 칩들(3200, 3300)들을 밀봉하여 보호하는 밀봉재(encapsulant part)로 형성될 수 있다. 이러한 큐어링 과정에서 제2감광성 유전층(3530) 및 제1감광성 유전층(3520) 각각에는 큐어링에 수반되는 스트레인(strain)에 의한 스트레스(stress)들이 유발될 수 있다. 코어 서포터(3100)를 사이에 두고 제2감광성 유전층(3530) 및 제1감광성 유전층(3520)이 상호 대칭적으로 위치하고 있으므로, 제2감광성 유전층(3530) 및 제1감광성 유전층(3520) 각각에 유발된 스트레스들은 상호 간에 상쇄될 수 있다. 제1감광성 유전층(3520)이 생략될 경우, 제2감광성 유전층(3530)에 유발된 스트레스는 코어 서포터(3100)를 휘게 하여 워피지 현상을 야기하는 힘으로 작용할 수 있다. 그렇지만, 제1감광성 유전층(3520)에 함께 유발되는 스트레스가 제2감광성 유전층(3530)에 유발된 스트레스를 상쇄할 수 있어, 워피지 현상이 보다 유효하게 억제될 수 있다.
도 7을 참조하면, 제1오프닝부(3532)를 채워 제1반도체 칩(3200)의 제1칩 접속 단자(3210)에 접속되는 제1도전성 비아(3620)와, 제1도전성 비아(3620)으로부터 제2감광성 유전층(3530) 상으로 연장되는 제1트레이스 패턴(3625)를 형성할 수 있다. 제1도전성 비아(3620) 및 제1트레이스 패턴(3625)는 도금 과정으로 하나의 연장되는 층으로 형성될 수 있다. 제1도정성 비아(3620) 및 제1트레이스 패턴(3625)이 형성되는 과정에 함께, 제2오프닝부(3533)를 채워 제2반도체 칩(3300)의 제2칩 접속 단자(3310)에 접속되는 제2도전성 비아(3630)와, 제2도전성 비아(3630)으로부터 제2감광성 유전층(3530) 상으로 연장되는 제2트레이스 패턴(3635)를 형성할 수 있다. 제2트레이스 패턴(3635)과 함께 제2감광성 유전층(3530) 상에 제3트레이스 패턴(3636)들 또한 형성될 수 있다. 제1, 제2 및 제3트레이스 패턴들(3625, 3625, 3636)들을 포함하는 트레이스 패턴(3650)들 및 도전성 비아들(3620, 3630)들이 도금 과정으로 형성될 수 있다. 트레이스 패턴(3650)들 및 도전성 비아들(3620, 3630)들은 구리(Cu)층을 포함하여 형성될 수 있다.
도 8을 참조하면, 제2감광성 유전층(3530) 상에 제3감광성 유전층(3550)을 형성할 수 있다. 제1감광성 유전층(3520) 상에 제3감광성 유전층(3550)에 대칭이 되는 제4감광성 유전층(3560)을 형성할 수 있다. 제3감광성 유전층(3550)에 노광 및 현상 과정을 수행하여, 트레이스 패턴(3650)들의 일부 영역을 노출할 수 있다. 이후에, 제3감광성 유전층(3550) 및 제4감광성 유전층(3560)을 큐어링하여 변성시키는 베이크 과정을 수행할 수 있다. 이러한 베이크 과정에서 수반되는 스트레스에 의해 워피지 현상이 유발되는 것을 억제하기 위해서, 제4감광성 유전층(3560)이 코어 서포터(3100)를 사이에 두고 제3감광성 유전층(3550)에 대칭되는 반대측에 도입될 수 있다.
제3감광성 유전층(3550)에 의해 노출된 트레이스 패턴(3650)들의 일부 영역에 각각 외부 접속 단자(3700)들을 부착할 수 있다. 솔더 볼 마운팅(solder ball mounting) 과정으로 외부 접속 단자(3700)들을 트레이스 패턴(3650)들에 접속시킬 수 있다.
외부 접속 단자(3700)들을 부착한 후, 싱귤레이션(singulation) 과정을 수행하여 개별 패키지(10S)들로 분리할 수 있다. 개별 패키지(10S)는 도 1을 참조하여 설명한 팬 아웃 패키지(도 1의 10)의 구조를 가질 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 코어 서포터,
110: 관통홀,
200, 300: 반도체 칩,
520, 530, 550, 560: 감광성 유전층.

Claims (32)

  1. 관통홀을 가지는 코어 서포터(core supporter);
    상기 관통홀에 일부 영역이 노출되며 상기 코어 서포터의 제1표면에 배치된 제1반도체 칩(chip);
    상기 코어 서포터의 제2표면에 배치된 제2반도체 칩;
    상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 형성된 제1감광성 유전층;
    상기 코어 서포터의 제2표면에 상기 제2반도체 칩을 덮고 상기 관통홀을 채우도록 형성된 제2감광성 유전층;
    상기 제2감광성 유전층 상에 배치된 제1트레이스 패턴(trace pattern); 및
    상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속된 제1도전성 비아(via)를 포함하는 팬 아웃 패키지(fan out package).
  2. 제1항에 있어서,
    상기 제1반도체 칩은
    상기 제1도전성 비아에 접속될 제1칩 접속 단자가 상기 관통홀에 정렬되도록 상기 코어 서포터의 제1표면에 배치된 팬 아웃 패키지.
  3. 제1항에 있어서,
    상기 제1반도체 칩을
    상기 코어 서포터의 제1표면에 고정시키는 제1접착층을 더 포함하는 팬 아웃 패키지.
  4. 제1항에 있어서,
    상기 제2반도체 칩은
    상기 관통홀을 노출하도록 상기 코어 서포터의 제2표면에 배치된 팬 아웃 패키지.
  5. 제1항에 있어서,
    상기 제2반도체 칩은
    상기 코어 서포터를 사이에 두고 상기 제1반도체 칩과 계단 형상을 이루도록 상기 코어 서포터의 제2표면에 상기 제1반도체 칩과 일부 영역 중첩되도록 배치된 팬 아웃 패키지.
  6. 제1항에 있어서,
    상기 제2감광성 유전층 상에 배치된 제2트레이스 패턴; 및
    상기 제2트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하여 상기 제2반도체 칩에 접속된 제2도전성 비아(via);를 더 포함하는 팬 아웃 패키지.
  7. 제1항에 있어서,
    상기 제2트레이스 패턴은
    상기 제1반도체 칩에 중첩된 부분 바깥의 상기 제2감광성 유전층 부분 상으로 연장된 팬 아웃 패키지.
  8. 제1항에 있어서,
    상기 제1도전성 비아는
    상기 감광성 유전층의 상기 관통홀을 채우는 부분에 의해 상기 코어 서포터와 측 방향이 절연된 팬 아웃 패키지.
  9. 제1항에 있어서,
    상기 코어 서포터는
    상기 제1반도체 칩 보다 더 두꺼운 두께를 가지는 팬 아웃 패키지.
  10. 제1항에 있어서,
    상기 제1감광성 유전층은
    상기 제2감광성 유전층과 실질적으로 동일한 재질 및 두께를 가지는 층으로 형성된 팬 아웃 패키지.
  11. 제1항에 있어서,
    상기 제2감광성 유전층 상에
    상기 제1트레이스 패턴을 덮도록 형성된 제3감광성 유전층; 및
    상기 제1감광성 유전층을 덮는 제4감광성 유전층을 더 포함하는 팬 아웃 패키지.
  12. 제11항에 있어서,
    상기 제4감광성 유전층은
    상기 제3감광성 유전층과 실질적으로 동일한 재질 및 두께를 가지는 팬 아웃 패키지.
  13. 제11항에 있어서,
    상기 제3감광성 유전층을 관통하여
    상기 제1트레이스 패턴에 접속되는 외부 접속 단자를 더 포함하는 팬 아웃 패키지.
  14. 제1항에 있어서,
    상기 제1감광성 유전층은
    상기 코어 서포터의 측면을 노출하는 팬 아웃 패키지.
  15. 관통홀을 가지는 코어 서포터(core supporter);
    상기 관통홀에 일부 영역이 노출되며 상기 코어 서포터의 제1표면에 배치된 제1반도체 칩(chip);
    상기 코어 서포터의 제2표면에 상기 관통홀을 사이에 두고 나란히 배치된 제2 및 제3반도체 칩들;
    상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 형성된 제1감광성 유전층;
    상기 코어 서포터의 제2표면에 상기 제2 및 제3반도체 칩들을 덮고 상기 관통홀을 채우도록 형성된 제2감광성 유전층;
    상기 제2감광성 유전층 상에 배치된 제1트레이스 패턴(trace pattern); 및
    상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속된 제1도전성 비아(via)를 포함하는 팬 아웃 패키지(fan out package).
  16. 제15항에 있어서,
    상기 제2반도체 칩은
    상기 코어 서포터를 사이에 두고 상기 제1반도체 칩과 일부 영역 중첩되고
    상기 제3반도체 칩은 상기 제1반도체 칩과 다른 일부 영역 중첩되도록 상기 코어 서포터의 제2표면에 배치된 팬 아웃 패키지.
  17. 제15항에 있어서,
    상기 제1반도체 칩은
    센터 영역(center region)에 상기 제1도전성 비아에 접속될 제1칩 접속 단자를 가지고, 상기 제1칩 접속 단자가 상기 관통홀에 정렬되도록 상기 코어 서포터의 제1표면에 배치된 팬 아웃 패키지.
  18. 제15항에 있어서,
    상기 제2감광성 유전층 상에 배치된 제2트레이스 패턴;
    상기 제2감광성 유전층 상에 배치되고 상기 제3반도체 칩 바깥으로 연장된 제3트레이스 패턴;
    상기 제2트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하여 상기 제2반도체 칩에 접속된 제2도전성 비아(via); 및
    상기 제3트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하여 상기 제3반도체 칩에 접속된 제3도전성 비아(via);를 포함하는 팬 아웃 패키지.
  19. 관통홀을 가지는 코어 서포터(core supporter)의 제1표면에 상기 관통홀에 일부 영역이 노출되도록 제1반도체 칩(chip)을 배치하는 단계;
    상기 코어 서포터의 제1표면에 상기 제1반도체 칩을 덮도록 제1감광성 유전층을 형성하는 단계;
    상기 코어 서포터의 제2표면에 제2반도체 칩을 배치하는 단계;
    상기 코어 서포터의 제2표면에 상기 제2반도체 칩을 덮고 상기 관통홀을 채우도록 제2감광성 유전층을 형성하는 단계; 및
    상기 제2감광성 유전층 상에 배치되는 제1트레이스 패턴(trace pattern) 및 상기 제1트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하고 상기 관통홀을 지나 상기 제1반도체 칩에 접속되는 제1도전성 비아(via)를 형성하는 단계를 포함하는 팬 아웃 패키지 제조 방법.
  20. 제19항에 있어서,
    상기 제1반도체 칩은
    상기 제1도전성 비아에 접속될 제1칩 접속 단자가 상기 관통홀에 정렬되도록 상기 코어 서포터의 제1표면에 배치되는 팬 아웃 패키지 제조 방법.
  21. 제19항에 있어서,
    상기 제1반도체 칩은
    상기 코어 서포터의 제1표면에 제1접착층으로 부착되는 팬 아웃 패키지 제조 방법.
  22. 제19항에 있어서,
    상기 제2반도체 칩은
    상기 관통홀을 노출하도록 상기 코어 서포터의 제2표면에 배치되는 팬 아웃 패키지 제조 방법.
  23. 제19항에 있어서,
    상기 제2반도체 칩은
    상기 코어 서포터를 사이에 두고 상기 제1반도체 칩과 계단 형상을 이루도록 상기 코어 서포터의 제2표면에 상기 제1반도체 칩과 일부 영역 중첩되도록 배치되는 팬 아웃 패키지 제조 방법.
  24. 제19항에 있어서,
    상기 제2감광성 유전층 상에 배치되는 제2트레이스 패턴; 및
    상기 제2트레이스 패턴에 접속되고 상기 제2감광성 유전층을 관통하여 상기 제2반도체 칩에 접속된 제2도전성 비아(via);를
    상기 제1트레이스 패턴 및 상기 제1도전성 비아와 함께 형성하는 팬 아웃 패키지 제조 방법.
  25. 제24항에 있어서,
    상기 제2트레이스 패턴은
    상기 제1반도체 칩에 중첩된 부분 바깥의 상기 제2감광성 유전층 부분 상으로 연장되도록 형성되는 팬 아웃 패키지 제조 방법.
  26. 제19항에 있어서,
    상기 제1도전성 비아를 형성하는 단계는
    상기 제2감광성 유전층의 일부 영역을 노광 및 현상하여 상기 제1반도체 칩의 일부 영역을 노출하는 오프닝(opening)을 형성하는 단계; 및
    상기 오프닝을 채우는 상기 제1도전성 비아를 형성하는 단계를 포함하는 팬 아웃 패키지 제조 방법.
  27. 제26항에 있어서,
    상기 오프닝이 형성된 상기 제2감광성 유전층 및 상기 제1감광성 유전층을 큐어링(curing)하는 베이크(bake) 단계를 더 포함하는 팬 아웃 패키지 제조 방법.
  28. 제19항에 있어서,
    상기 제1도전성 비아는
    상기 감광성 유전층의 상기 관통홀을 채우는 부분에 의해 상기 코어 서포터와 측 방향을 격리되도록 형성되는 팬 아웃 패키지 제조 방법.
  29. 제19항에 있어서,
    상기 코어 서포터는
    상기 제1반도체 칩 보다 더 두꺼운 두께를 가지는 팬 아웃 패키지 제조 방법.
  30. 제19항에 있어서,
    상기 제1감광성 유전층은
    상기 제2감광성 유전층과 실질적으로 동일한 재질 및 두께를 가지는 층으로 형성되는 팬 아웃 패키지 제조 방법.
  31. 제19항에 있어서,
    상기 제2감광성 유전층 상에
    상기 제1트레이스 패턴을 덮도록 형성된 제3감광성 유전층; 및
    상기 제1감광성 유전층을 덮는 제4감광성 유전층을 더 형성하는 팬 아웃 패키지 제조 방법.
  32. 제19항에 있어서,
    상기 제1감광성 유전층은
    상기 코어 서포터의 측면을 노출하도록 형성되는 팬 아웃 패키지 제조 방법.
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