KR101061801B1 - 칩 내장형 다층 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩 내장형 다층 인쇄회로기판 및 그 제조방법에 관한 것으로, 라미네이트 캐리어기판 상에 IC 칩을 실장하여 칩 실장 기판을 형성하고, 칩 상부에 스터드 범프를 형성한 후, 솔더 볼 형성을 위한 회로가 형성된 회로기판을 칩 실장 기판과 정합 및 열접합하여 칩 내장형 인쇄회로기판을 제공함으로써, IC 칩 실장후 여러 인쇄회로기판 제조공정을 거치게 되면서 발생하는 얇은 IC 칩의 손상 및 수율 저하로 인한 원가 상승 문제를 해결하고, 어셈블리 공정을 단순화 할 수 있도록 하는 발명에 관한 것이다.

Description

칩 내장형 다층 인쇄회로기판 및 그 제조방법{MULTI-LAYER PRINTED CIRCUIT BOARD OF EMBEDDED CHIP TYPE AND METHOD FOR FABRICATING THE SAME}
본 발명은 칩 내장형 다층 인쇄회로기판 및 그 제조방법에 관한 것으로, 고밀도화, 고기능화, 고주파특성(신호특성) 확보 및 패키지의 높이를 낮추기 위하여 IC 칩을 임베디드 형태로 설계하고, 이를 적층하여 다층 인쇄회로기판에 적용하는 기술에 관한 것이다.
전자산업의 발달에 따라 전자 부품이 고기능화, 소형화 되고 있다. 특히 휴대단말기의 두께를 줄이기 위하여 탑재되는 부품의 두께를 감소해야 하는 요구가 증가되고 있는 상황이다.
이러한 상황에서 휴대폰의 부품 중에서 패키지(Packgae, 이하 PKG)의 높이를 낮추어야 하는 것도 중요한 문제중의 하나가 되었다.
이와 관련하여, 이동통신 부문에서는 다양한 서비스가 늘어남에 따라서 휴대폰에 탑재되는 부품 수가 늘어나게 되고, PKG의 높이를 감소시키는 것이 더욱더 어 려워 지고 있는 상황이다. 상기와 같은 휴대폰의 크기를 감소시키는 추세는 최종 사용자의 중요한 요구사항중의 하나이기 때문에 결국에는 하나의 중간 매개체(Interposer)상에 여러 개의 칩 (Chip)을 실장시키는 추세로 전향되고 있는 상태이다. 이러한 칩 내장형 기술은 기판의 소형화가 가능하고 부품의 실장 밀도 증대를 통해 고주파 특성이 개선되는 효과를 얻을 수 있으므로 전기적인 특성을 향상시킬 수 있다. 이때, 인쇄회로기판에는 IC 칩을 하나라도 더 실장하여야 하는 데, 전체 PKG의 높이는 제한되어 있다는 점이 한계점으로 작용하는 문제가 있다.
도 1a 및 도 1b는 종래 기술에 따른 칩 내장형 다층 인쇄회로기판의 칩부분을 도시한 단면도들이다.
도 1a를 참조하면, 웨이퍼에 형성되는 IC 칩(10) 상부에 범프 형성을 위한 패드(11)를 형성한다.
도 1b를 참조하면, 패드(11) 상에 스터드 범프(20)를 형성한다. 이때, 스터드 범프(20)는 후속의 관통 공정에서 절연층을 뚫을 수 있어야 하므로, 상부 모양을 뾰족하게 형성해야 한다. 따라서, 스터드 범프(20)의 형상 제어의 어려움이 있고, 작은 크기의 IC 칩(10) 단위로 다루게 되므로, 취급이 용이하지 못한 문제가 있다.
도 2a 내지 도 2f는 종래 기술에 따른 칩 내장형 다층 인쇄회로기판을 개략적으로 도시한 단면도이다.
도 2a를 참조하면, 절연기판(50)의 양면에 동박층(51)이 코팅된 동박적층 판(CCL)이 마련된다.
도 2b를 참조하면, 동박층(51)을 패터닝하여, 절연기판(50) 상부에 인쇄회로패턴(30)을 형성한다. 이때, 인쇄회로패턴(30) 사이의 영역에, 상기 도 1b에 도시된 것과 같은 IC 칩(10)을 실장하기 위한 칩실장영역(52)을 마련해 놓고, 인쇄회로패턴(30)을 형성하는 것이 바람직하다. 이 경우, 후속의 IC 칩(10)의 안정적인 정렬을 위하여 어느 정도의 마진을 확보해야 하므로, 고밀도 회로패턴 형성이 어려운 문제가 있다.
도 2c를 참조하면, 상기 도 2b에서 인쇄회로패턴(30) 사이의 영역에 마련한 칩실장영역(52)에 상기 도 1b의 IC 칩(10)을 실장한다.
여기서, 실장된 IC 칩(10) 및 인쇄회로패턴(30)은 후속 공정을 통하여 다층 인쇄회로기판의 내장된 인쇄회로패턴이 된다.
도 2d를 참조하면, 표면에 IC 칩(10) 및 인쇄회로패턴(30)을 포함하는 절연기판(50)의 양면에 절연층(40)을 형성한 후, 스터디 범프(20)의 상부가 절연층(40) 표면에 노출될 수 있도록, 절연층(40)을 절연기판(50)에 라미네이트 압착시킨다.
도 2e를 참조하면, 절연층(40)의 표면에 외층 회로패턴 형성을 위한 제 1 동박층(85) 및 제 2 동박층(86)을 형성한다.
도 2f를 참조하면, 상기 제 1 동박층(85) 및 제 2 동박층(86)을 패터닝하여 상부 및 하부 외부 회로패턴을 각각 형성한다.
상기와 같이 외부 회로패턴까지 형성함으로써, 내부에 실장된 IC 칩(10)을 포함한 2개의 회로패턴과, 외부에 형성된 상부 및 회로패턴을 포함하는 총 4개의 회로패턴을 포함하는 다층 인쇄회로기판을 형성한다. 이와 같은 경우, 비교적 단순화된 공정으로 다층 인쇄회로기판을 용이하게 형성할 수 있는 장점이 있기는 하나, 상기 도 1b에서 설명한 바와 같이 칩 실장을 위한 준비과정이 용이하지 못한 문제가 있다.
또한, 절연층 및 외부 회로패턴 형성을 위한 과정에서 고온 고압의 공정이 필요하므로 비용이 증가하는 문제가 있고, 내부 회로패턴 및 IC 칩이 손상될 위험이 있다. 마지막으로, 절연기판(50) 및 절연층(40)의 두께를 감소시키는데 한계가 있으므로, 전체적인 다층 인쇄회로기판의 두께를 감소시키기 위한 방법이 매우 제한적이라는 문제가 있다.
상술한 문제들 중 먼저, 두께를 감소시키기 위한 방법으로 2가지 방향으로 대안이 제시되고 있다.
상기 2가지 방향 중 첫번째는 IC 칩 자체의 두께를 감소시키는 방향이 있고, 두 번째는 절연기판 및 절연층과 같은 중간 매개체(Interposer)의 두께를 감소시키는 방향이다.
IC 칩의 두께는 현재는 50㎛이하까지 가능하며 실장업체에서도 상당한 수준까지의 기술력을 확보하고 있다. 하지만, 그 이하의 두께에 대해서는 현재 다양한 연구가 여전히 진행되고 있는 상태이며 현재 기준으로는 한계치까지 도달해 있다고 보고 있다.
다음으로, 중간 매개체(Interposer)의 두께 또한 IC 칩의 두께와 마찬가지로 상당히 얇은 상태까지 접근해 있는 상태이다. 그러나, 현재 기술의 한계치라고 보고 있으므로, 이를 더 얇게 하기 위해서는 중간 매개체(Interposer)의 구성성분들에 대한 하한값으로 접근하여 전체 두께를 감소시키는 방향으로 접근하고 있으나, 그 제조 공정을 용이하게 확립하기 어려운 상황이다.
상술한 바와 같이, 종래 기술에 따른 칩 내장형 다층 인쇄회로기판을 형성하는 방법을 사용하는 경우 고 비용이 들어가고, 고밀도의 회로패턴을 형성하는 것이 어려우며, 인쇄회로 기판의 최종두께를 감소시키는 것 또한 어려워지는 문제가 있다.
본 발명은 라미네이트 캐리어기판 상에 IC 칩을 실장하여 칩실장기판을 형성하고, 칩 상부에 스터드 범프를 형성한 후, 회로가 형성된 회로기판을 칩실장 기판과 정합 및 열접합하여 칩 내장형 인쇄회로기판을 제공한 후, 상기 칩실장기판 또는 상기 회로기판을 둘 이상 적층시킴으로써, 다층 인쇄회로기판의 전체적인 두께를 감소시킬 수 있고, IC 칩 실장후 여러 인쇄회로기판 제조공정을 거치게 되면서 발생하는 IC 칩의 손상 및 수율 저하로 인한 원가 상승 문제를 해결할 수 있는 칩 내장형 다층 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 칩 내장형 다층 인쇄회로기판을 제조하는 방법은 (a) 절연체로 이루어진 라미네이트 캐리어기판 상부에 IC 칩의 패키지면을 접합시킨 후 상기 IC 칩의 와이어 본딩 영역 상에 스터드 범프(Stud Bump)를 형성한 칩실장기판을 제조하는 단계와, (b) 레진 기판에 상기 스터드 범프와 대응되는 관통홀을 포함하는 절연기판을 제조하는 단계와, (c) 동박적층판(CCL)을 마련하고, 상기 동박적층판(CCL) 상부에 회로패턴을 형성한 제 1 회로기판을 제조하는 단계와, (d) 하부에서부터 상기 칩실장기판, 상기 절연기판 및 상기 회로기판을 순서로 정합 및 열접합시키되, 상기 스터드 범프와 상기 회로패턴이 서로 접합되도록 하여 칩 내장형 인쇄회로기판(A)을 제조하는 단계 및 (e) 상기 칩 내장형 인쇄회로기판(A) 및 상기 회로패턴을 포함하는 제 2 회로기판을 적층시켜 제조하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 라미네이트 캐리어기판의 외곽에는 상기 정합 공정을 위한 얼라인 마크(Align Mark)를 더 형성하는 것을 특징으로 하고, 상기 IC 칩의 패키지면을 접합시키는 것은 접착필름을 이용하는 것을 특징으로 하고, 상기 관통홀은 펀칭 또는 드릴링 공정을 이용하여 형성하는 것을 특징으로 하고, 상기 (d) 단계는 상기 칩실장기판, 상기 절연기판 및 상기 회로기판을 동시에 열접합시키거나, 상기 칩실장기판 및 상기 절연기판을 먼저 정합 및 열접합시킨 후 상기 회로기판을 정합 및 열접합시키는 것을 특징으로 하고, 상기 (d) 단계는 칩실장기판, 상기 절연기판 및 상기 회로기판을 정합 및 열접합시킨 후 상기 회로기판의 상기 회로패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하고, 상기 (e) 단계의 상기 칩 내장형 인쇄회로기판(A)은 두장 이상 적층하되, 각 칩 내장형 인쇄회로기판(A) 사이에는 절연재를 추가하여 정합 및 열접합시키는 것을 특징으로 하고, 상기 (e) 단계의 제 2 회로기판은 BVH(Blind Via Hole)을 포함하는 양면 회로기판인 것을 특징으로 한다.
아울러, 본 발명에 따른 칩 내장형 다층 인쇄회로기판을 제조하는 방법은 상기 (e) 단계 이 후에 상기 제 1 회로기판의 회로패턴 또는 상기 제 2 회로기판의 회로패턴을 노출시키는 단계와, 드릴링 공정을 수행하여 상기 칩 내장형 인쇄회로기판(A)을 관통하는 PTH(Plated Through Hole)용 관통홀을 형성하는 단계와, 상기 PTH용 관통홀을 포함하는 상기 칩 내장형 인쇄회로기판(A)의 전면에 무전해동도금층을 형성하는 단계와, 상기 무전해동도금층 상부에 PTH 형성 영역을 노출시키는 드라이 필름 패턴을 형성하는 단계와, 동도금 공정을 수행하여 상기 PTH용 관통홀의 표면에 PTH를 형성하는 단계와, 상기 드라이 필름 패턴을 제거하는 단계와, 상기 PTH를 마스크로 상기 무전해동도금층을 제거하는 단계와, 상기 PTH를 포함하는 상기 칩 내장형 인쇄회로기판(A) 전면에 솔더 레지스트를 형성하는 단계와, 상기 솔더 레지스트에 의해 노출되는 상기 회로패턴 상부에 표면처리층을 형성하는 단계 및 라우팅 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하고, 상기 라우팅 공정 이후 상기 표면처리층 상부에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 하고, 상기 표면처리층은 NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad) 및 범프 중 선택되는 어느 하나로 형성하는 것을 특징으로 한다.
아울러, 본 발명에 따른 칩 내장형 다층 인쇄회로기판은 상술한 방법으로 제조된 것을 특징으로 한다.
본 발명은 매립(Buried) 공법을 이용하여 제조한 IC 칩이 실장된 기판을 적어도 2층 이상 적층하는 방법으로 칩 내장형 다층 인쇄회로기판을 제조함으로써, 고밀도 회로패턴을 갖는 다층 인쇄회로기판을 용이하게 제조할 수 있는 효과를 제 공한다.
아울러, 다층 인쇄회로기판 제조 후 다른 IC 칩이 실장된 인쇄회로기판을 용이하게 적층시킬 수 있으므로, 생산성 향상 및 제조 원가를 절감시키는 효과를 제공한다.
본 발명은 기본적으로 라미네이트 캐리어기판 상에 IC 칩을 실장하여 칩 실장기판을 형성하고, 칩 상부에 스터드 범프를 형성한 후, 솔더 볼 형성을 위한 회로가 형성된 회로기판을 칩실장기판과 정합 및 열접합하여 칩 내장형 인쇄회로기판을 제조한 후, 이들을 적층하는 방법으로 다층 인쇄회로 기판을 제조한다.
이하에서는, 본 발명에 따른 칩 내장형 다층 인쇄회로기판 및 그 제조방법에 대하여 상세히 설명하는 것으로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 상세하게 후술되어 있는 실시예들 및 도면을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명에서는 기본적인 준비 단계로 (a) 칩실장기판 제조 공정, (b) 절연기판 제조 공정, (c) 회로기판 제조 공정 및 (d) BVH회로기판 제조 공정으로 나눌 수 있다.
(a) 칩실장기판 제조 공정은 먼저 라미네이트 캐리어 기판을 마련하는 단계와, 라미네이트 캐리어 기판 상에 IC 칩을 실장하고, IC 칩 상부에 Au를 이용하여 스터드 범프를 형성하는 단계로 이루어진다. 이때, 절연기판을 사용하는 것이 바람직하며, 칩실장기판은 동박적층판(CCL)을 사용하여 형성할 수 있다.
(b) 절연기판 제조 공정은 레진 기판을 마련하는 단계와 레진 기판 중 Au 범프와 대응 되는 영역에 펀칭 또는 드릴링 공정을 수행하여 관통홀을 형성하는 단계로 이루어진다. 이때, 레진 기판은 PPG(Prepreg), RCC(Resin Coated Copper), ABG(Ajinomoto Build-up)등이 사용될 수 있다. 그리고, 관통홀은 스터드 범프와 대응되는 위치에 형성하며, 에지 부분에 얼라인 인식을 위한 홀을 형성할 수 있다.
(c) 회로기판 제조 공정은 베이스 기판을 마련하는 단계와 베이스 기판에 회로패턴을 형성하는 단계로 이루어진다. 여기서, 베이스 기판은 동박적층판(CCL)을 사용하여 단면 또는 양면 회로패턴을 형성할 수 있다.
(d) BVH회로기판 제조 공정은 양면동박적층판을 마련하는 단계, 에칭 또는 레이저 식각 및 드릴링 공정을 수행하여 BVH(Blind Via Hole)용 관통홀을 형성하는 단계, 관통홀을 포함하는 양면동박적층판 전면에 동도금 공정을 수행하는 단계 및 동도금층을 패터닝하여 상부 및 하부 회로패턴 및 이들을 연결하는 BVH를 형성하는 단계로 이루어 진다.
다음으로는, 상술한 공정으로 제조된 (a) 칩실장기판, (b) 절연기판, (c) 회로기판 및 (d) BVH회로기판을 조합하여 다층 인쇄회로기판을 제조한다.
여기서 먼저, (a)+(b)+(c) 조합인 칩실장기판, 절연기판 및 회로기판을 상부에서부터 하부 순으로 정합시킨 후 압력을 가하여 열접합시켜, 칩 내장형 인쇄회로기판(A)을 형성한다. 이때, 상부 및 하부는 도시된 형태를 기준으로 설명된 것이나, 그 기준이 절대적인 것은 아니므로, 본 발명이 여기에 제한 되는 것은 아니다. 또한, 공정안정성 또는 그 외 불가피하게 요구되는 필요에 따라서 상기 세 개의 기판 중 2개를 먼저 선택해서 접합시킨 후에, 나머지 하나의 기판을 접합시키는 방법을 사용할 수도 있다.
그 다음에는, 베이스 기판을 제거하는 단계를 수행한다. 이때, 베이스 기판은 칩실장기판의 라미네이트 캐리어 기판이 될 수도 있으며, 동박적층판을 사용한 경우 절연캐리어층 및 이형층으로 사용되는 동박까지만 제거할 수도 있고, 회로패턴을 제외한 모든 동박적층판을 제거할 수도 있다.
그 다음에는, 상기 칩 내장형 인쇄회로기판(A)을 2층 이상 적층하고 (d) BVH회로기판을 적층하는 방법으로 다층 인쇄회로기판을 형성한다. 이때, 칩 내장형 인쇄회로기판(A)을 한 층만 사용하고, 여기에 (b) 회로기판을 적층하여 다층 인쇄회로기판으로 활용할 수도 있다. 전자의 경우 본 발명에 따른 바람직한 실시예에 의하면 4층 인쇄회로기판이 되고, 후자의 경우 2층 인쇄회로기판이 되는 것이다.
그 다음에는, 상기 각 층의 회로패턴들을 연결할 수 있는 PTH(Plated Through Hole)용 관통홀을 형성한 후, 동도금 및 드라이 필름을 이용한 패터닝 공정을 수행하여 각 층 내부의 회로들을 외부의 회로패턴들과 연결하는 최종 PTH를 형성하는 단계를 수행한다.
그 다음에는, 외부 회로패턴 상부에 솔더 레지스트를 형성하는 단계를 수행한다.
그 다음에는, 솔더 레지스트에 의해 노출되는 회로패턴 상부에 표면처리하는 단계를 수행하여 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 공정을 완료한다.
여기서, 상기 단계까지 형성된 다층 인쇄회로기판을 라우팅하는 단계를 수행한 후, 최종적으로 솔더볼을 실장하는 단계를 더 수행할 수 있다.
상술한 바와 같이 형성되는 본 발명에 따른 칩 내장형 다층 인쇄회로기판에서는 칩실장기판과 회로기판 사이에 형성되는 절연기판이 상기 도 2f에서 설명하는 종래의 절연기판(50) 및 절연층(40)의 역할을 동시에 수행한다. 즉, 하나의 구성이 2개의 구조를 대신하므로 그 만큼의 경제적 효과를 얻을 수 있고, 두께 감소효과 및 공정 단축 효과를 얻을 수 있다.
그리고, 스터드 범프는 종래의 와이어 본딩을 대신하는데, 와이어 본딩 보다 더 견고하고 안정적인 구조를 얻을 수 있으며, 패터닝 공정을 이용하여 용이하게 형성할 수 있고, 필요에 따라서 두께 조절에도 활용될 수 있다. 아울러, 라미네이트 캐리어기판 또한 필요에 따라 완전히 제거할 수 있으며, 일부만 제거하여 전체 인쇄회로기판의 두께 조절에 활용할 수 있다. 따라서, 본 발명에 따른 칩 내장형 인쇄회로기판은 보다 더 다양한 종류의 두께를 요구하는 전자제품들에 용이하게 사용될 수 있다.
본 발명에서는 상기와 같은 구조의 칩 내장형 다층 인쇄회로기판을 제조하기 위하여 다음과 같은 최적의 제조 방법을 제공한다.
도 3a 및 도 3b는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 칩 실장 기판을 제조하는 방법을 도시한 단면도들이다.
도 3a를 참조하면, IC 칩 실장을 위한 라미네이트 캐리어기판(100)을 마련한다. 이때, 라미네이트 캐리어기판(100)은 절연체로 이루어진 것을 사용하는 것이 바람직하며, 필요에 따라서는 동박적층판(CCL)을 사용할 수도 있다.
도 3b를 참조하면, IC 칩(120)의 패키지된 면에 접착필름(110)을 형성한 후 접착필름(110)이 라미네이트 캐리어기판(100) 상에 접착되도록 압착한다. 다음에는, IC 칩(120)의 와이어 본딩 영역에 스터드 범프(130)를 형성한다. 이때, IC 칩(120) 실장 영역 이외의 영역에는 후속의 정합 공정을 위한 얼라인 마크(140)를 더 형성할 수 있다.
상기와 같은 공정을 통하여 본 발명에 따른 (a) 칩실장기판을 제조한 후 다른 구성인 (b) 절연기판 및 (c) 회로기판 제조 공정을 진행한다.
도 4는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 절연 기 판을 제조하는 방법을 도시한 단면도이다.
도 4를 참조하면, 레진 기판(200)을 마련한다. 이때, 레진 기판(200)은 IC 칩 보호를 위한 캡슐층의 역할을 하면서도 인쇄회로패턴이 형성되는 절연기판으로서 작용한다. 즉, IC 칩 및 회로패턴이 모두 레진 기판(200) 내에 매립되므로, 최종 인쇄회로기판의 두께를 좌우하게 된다. 이와 같은 특성을 고려하여, 본 발명에서는 레진 기판으로 PPG(Prepreg), RCC(Resin Coated Copper) 및 ABG(Ajinomoto Build-up) 중 선택된 어느 하나를 사용할 수 있다.
다음으로, 레진 기판(200)에 펀칭 공정 또는 드릴링 공정을 수행하여 상기 도 3b의 스터드 범프(130)와 대응되는 영역에 관통홀(210)을 형성한다. 이때, 얼라인 마크(140)와 대응되는 제 1 얼라인 인식 홀(220)을 더 형성할 수 있다. 그리고, 이와 같이 관통홀(210)을 포함하는 레진 기판을 (b) 절연기판으로 표시한다.
도 5a 내지 도 5c는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 회로기판을 제조하는 방법을 도시한 단면도들이다.
도 5a를 참조하면, 절연층(300) 상부에 이형층으로 사용되는 구리층(310) 및 인쇄회로패턴 형성을 위한 동박층(320)이 형성된 동박적층판(CCL)을 마련한다. 이때, 본 발명에서 절연층(300) 및 구리층(310)은 실질적으로 필요한 층은 아니며 회로패턴 형성을 위한 버퍼층으로서 작용한다. 따라서, 이를 여기서는 CCL캐리어층이라하고, 후속 공정에서 제거하여 최종 인쇄회로기판이 제조되는 것으로 한다.
도 5b를 참조하면, 동박층(320) 상부에 별도의 회로패턴(330)을 형성한다. 이때, 회로패턴(330)은 상기 도 3b의 스터드 범프(130)와 접속되는 회로부를 포함하도록 형성한다.
마지막으로, 도 5c를 참조하면 알 수 있는 바와 같이, 후속의 정합 공정을 위하여 상기 도 3b에서 설명한 얼라인 마크(140)와 대응되는 영역에 제 2 얼라인 인식 홀(340)을 더 형성하며, 이와 같이 형성된 인쇄회로기판을 (c) 회로기판으로 표시한다.
여기까지 제조한 (a) 칩실장기판, (b) 절연기판 및 (c) 회로기판들을 조합하더라도, 본 발명에 따른 다층 인쇄회로기판에 대한 바람직한 실시예를 제조할 수 있으며, 그에 따른 첫 번째 실시예로서, 칩 내장형 2층 인쇄회로기판을 제조할 수 있다.
도 6a 내지 도 6j는 본 발명의 일 실시예에 따른 칩 내장형 2층 인쇄회로기판을 제조하는 방법을 도시한 단면도들이다.
도 6a를 참조하면, 절연체로 이루어진 라미네이트 캐리어기판(100) 상에 IC 칩(120)이 실장된 칩실장기판을 최 하부에 위치시키고, 그 상부에 관통홀(210)을 포함하는 절연기판(200)을 위치시킨다.
다음에는 절연기판(200) 상부에 제 1 회로패턴(330)이 형성된 동박적층판(300, 310, 320)을 위치시킨다.
이때, IC 칩(120) 상부의 스터드 범프(130)와 관통홀(210)이 일치되도록 정렬하고, 관통홀(210)을 통하여 제 1 회로패턴(330)이 스터드 범프(130)와 접합될 수 있도록 하는 것이 바람직하며, 본 발명에서는 이 과정을 정합 공정이라 한다. 이때, 얼라인 마크(140)와, 제 1 및 제 2 얼라인 인식 홀(220, 340)을 이용하면 정합 공정이 더 용이하게 수행될 수 있다. 이와 같이, 제 1 및 제 2 얼라인 인식 홀(220, 340)이 사용되는 경우에는 열접합 공정이 진행되는 동안 홀 내부에 절연재가 채워지게 된다. 그러나, 후속 도면에서는 설명의 편의를 위하여 상기 과정에 대한 도면 표시를 생략하는 것으로 한다.
다음에는, 라미네이트 캐리어기판(100) 및 동박적층판(300, 310, 320)을 압착시킨 후 열을 가하여 절연기판(200) 내에 IC 칩(120) 및 제 1 회로패턴(330)이 매립되도록 한다. 본 발명에서는 이 과정을 열접합 공정이라 한다. 이때, 반드시 상기 세 개의 층을 모두 동시에 접합시켜야 하는 것은 아니며, 필요에 따라 선택된 2개의 층을 먼저 접합시킨 후 나머지 층을 접합시킬 수 있다. 아울러, 이 경우 절연층 (300) 및 구리층 (310)을 제거한 후 압력을 가하여 접합시킬 수도 있다.
그 다음에는, 동박적층판(300, 310, 320) 중 이형층으로 사용되는 구리층(310)까지 먼저 제거하거나, 절연층(300)만을 먼저 제거한다.
여기까지 형성된 인쇄회로기판 상태를 칩 내장형 인쇄회로기판(A)이라 할 수 있으며, 이와 같은 칩 내장형 인쇄회로기판(A)을 여러 장 적층하거나, 다른 회로기판을 적층하여 다층 인쇄회로기판을 형성할 수 있는 것이다.
도 6b를 참조하면, 라미네이트 캐리어기판(100) 하부에 절연기판(200)과 동일한 재질의 절연재(350)를 정합시키고, 그 하부에 상기 도 5c와 유사한 형태의 제 2 회로패턴(335)을 포함하는 회로기판(315, 325)을 정합시킨 후 상기 모든 층을 열 접합하여 2층 인쇄회로기판을 제조한다.
도 6c를 참조하면, 제 1 회로패턴(330) 및 제 2 회로패턴(335)을 연결시키기 위한 PTH(Plated Through Hole) 형성을 위해서, 각 회로기판의 구리층(310, 315)을 제거한다.
도 6d를 참조하면, 각 회로기판의 동박층(320, 325)을 에칭으로 제거한다. 이 과정을 통해서 제 1 회로패턴(330)을 포함하는 절연기판(200) 및 제 2 회로패턴(335)을 포함하는 절연재(350)가 노출된 벌크형 인쇄회로기판을 형성 한다.
도 6e를 참조하면, 드릴링 공정을 수행하여 제 1 회로패턴(330) 및 제 2 회로패턴(335)을 연결시킬 수 있는 PTH용 관통홀(360)을 형성한다.
도 6f를 참조하면, PTH용 관통홀(360)를 포함하는 벌크형 인쇄회로 기판의 전면, 보다 구체적으로는 PTH용 관통홀(360), 제 1 회로패턴(330)을 포함하는 절연기판(200) 및 제 2 회로패턴(335)을 포함하는 절연재(350)의 표면에 무전해동도금층(370)을 형성한다.
도 6g를 참조하면, 제 1 회로패턴(330)을 포함하는 절연기판(200) 및 제 2 회로패턴(335)을 포함하는 절연재(350) 상부에 PTH 형성 영역을 노출시키는 드라이 필름 패턴(380)을 형성한다.
도 6h를 참조하면, 동도금 공정을 수행하여 PTH(390)을 형성한다.
도 6i를 참조하면, 드라이 필름 패턴(380)을 제거한다.
도 6j를 참조하면, PTH(390)을 마스크로 절연기판(200) 및 절연재(350) 상부에 형성된 무전해동도금층(370)을 제거하여, 인쇄회로기판의 상부 제 1 회로패 턴(330)과 하부 제 2 회로패턴(335)이 서로 연결되도록 하는 PTH(390)를 포함하고, 그 내부에 스터디 범프(130)에 의해 제 1 회로패턴(330)과 연결되는 IC 칩(120)을 포함하는 형태인, 칩 내장형 2층 인쇄회로기판을 형성한다.
아울러, 본 발명에 따른 다층 인쇄회로기판은 상술한 칩 내장형 인쇄회로기판(A) 및 별도의 회로기판들을 적층하여 원하는 개수의 회로층을 갖는 인쇄회로기판을 제조할 수 있다.
여기서, 사용되는 회로기판들은 상기 도 5c에서 도시한 일반적 (c) 형태의 회로기판이 사용될 수 있고, 또한 층간 회로패턴 간의 도통을 위한 BVH(Blind Via Hole)를 포함하는 (d) BVH회로기판이 사용될 수도 있다.
도 7a 내지 도 7e는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 BVH회로기판을 제조하는 방법을 도시한 단면도들이다.
도 7a를 참조하면, 절연층(400)의 양면에 제 1 및 제 2 동박층(410, 420)이 적층된 양면동박적층판을 마련한다.
도 7b를 참조하면, 에칭을 통하여 제 1 동박층(410)을 식각하여 BVH용 관통홀이 형성될 영역의 절연층(400)을 노출시키는 제 1 동박패턴(415)을 형성한다.
도 7c를 참조하면, 드릴링 공정을 통하여 BVH용 관통홀(430)을 형성한다.
도 7d를 참조하면, BVH용 관통홀(430)을 포함하는 양면동박적층판 전면에 구리 도금층(440)을 형성한다.
도 7e를 참조하면, 구리 도금층(440), 제 1 동박패턴(415) 및 제 2 동박 층(420)을 모두 패터닝하여, 절연층(400)의 상부에 형성되는 제 1 회로패턴(450) 및 절연층(400)의 하부에 형성되는 제 2 회로패턴(460)을 형성하고, 제 1 및 제 2 회로패턴(450, 460)은 BVH(455)에 의해 연결되는 구조의 (d) BVH회로기판을 제조한다.
상술한 방법으로 (d) BVH회로기판까지 제조가 완료되면, 여기에 칩 내장형 인쇄회로기판(A) 2장을 더 적층하여 4개수의 회로층을 갖는 인쇄회로기판을 제조할 수 있다.
도 8a 내지 도 8m은 본 발명의 다른 실시예에 따른 칩 내장형 4층 인쇄회로기판을 제조하는 방법을 도시한 단면도들이다.
도 8a를 참조하면, 절연체로 이루어진 라미네이트 캐리어기판(500) 상에 접착필름(510)에 의해 IC 칩(520)이 실장된 칩실장기판을 최 하부에 위치시키고, 그 상부에 관통홀(560)을 포함하는 절연기판(550)을 위치시킨다.
다음에는 절연기판(550) 상부에 제 1 회로패턴(580)이 형성된 동박적층판(585, 590, 595)을 위치시킨다.
이때, IC 칩(520) 상부의 스터드 범프(530)와 관통홀(560)이 일치되도록 정렬하고, 관통홀(560)을 통하여 제 1 회로패턴(580)이 스터드 범프(530)와 접합될 수 있도록 하는 것이 바람직하며, 본 발명에서는 이 과정을 정합 공정이라 한다. 이때, 얼라인 마크(540)와, 절연기판(550)에 형성되는 제 1 얼라인 인식 홀(570) 및 동박적층판에 형성된 제 2 얼라인 인식홀(575)을 이용하면 정합 공정이 더 용이 하게 수행될 수 있다. 이와 같이, 제 1 및 제 2 얼라인 인식 홀(570, 575)이 사용되는 경우에는 열접합 공정이 진행되는 동안 홀 내부에 절연재가 채워지게 된다. 그러나, 후속 도면에서는 설명의 편의를 위하여 상기 과정에 대한 도면 표시를 생략하는 것으로 한다.
다음에는, 라미네이트 캐리어기판(500) 및 동박적층판(585, 590, 595)을 압착시킨 후 열을 가하여 절연기판(550) 내에 IC 칩(520) 및 제 1 회로패턴(580)이 매립되도록 한다. 본 발명에서는 이 과정을 열접합 공정이라 한다. 이때, 반드시 상기 세 개의 층을 모두 동시에 접합시켜야 하는 것은 아니며, 필요에 따라 선택된 2개의 층을 먼저 접합시킨 후 나머지 층을 접합시킬 수 있다. 아울러, 이 경우 절연층 (595)을 제거한 후 압력을 가하여 접합시킬 수도 있다.
도 8b를 참조하면, 동박적층판(585, 590, 595) 중 이형층으로 사용되는 구리층(590)까지 잔류시키고, 최 외곽에 위치하게 되는 동박적층판의 절연층(595)을 먼저 제거한다.
도 8c를 참조하면, 절연층이 제거된 동박적층판(585, 590) 중 이형층으로 사용되는 구리층(590)을 제거한다.
도 8d를 참조하면, 마지막으로 동박층(585)을 에칭으로 제거하여 제 1 회로패턴(580) 및 절연기판(550)을 노출시킨다.
여기까지 형성된 인쇄회로기판 상태를 칩 내장형 제 1 인쇄회로기판이라 할 수 있으며, 이와 같은 칩 내장형 제 1 인쇄회로기판 및 칩 내장형 제 2 인쇄회로기판을 2장 마련하고, 이들을 서로 적층하여 다층 인쇄회로기판을 형성할 수 있는 것 이다.
도 8e를 참조하면, 칩 내장형 제 1 인쇄회로기판의 라미네이트 캐리어기판(500) 하부에 동일한 구조의 칩 내장형 제 2 인쇄회로기판을 위치시키되, 제 1 절연재(660)를 사이에 두고 정합시킨다. 이때, 도시된 바에 따르면, 제 1 인쇄회로기판의 IC 칩 및 스터드 범프(520, 530)와 제 2 인쇄회로기판의 IC 칩 및 스터드 범프(620, 630)가 동일한 방향을 향하도록 정합시켰으나, 그 방향은 IC 칩이 서로 마주 보는 형태로 정합시켜도 된다. 따라서, 인쇄회로기판의 정합 방향에 의해 본 발명이 제한되는 것은 아니다.
다음으로, 제 2 인쇄회로기판의 라미네이트 캐리어기판(600) 하부에 상기 도 7e에서 설명한 것과 동일한 제 3 및 제 4 회로패턴(450A, 460A)이 BVH(455A)에 의해 연결되는 구조의 BVH회로기판을 정합시키되, 그 사이에 제 2 절연재(670)를 두고 정합시킨다.
그 다음에는, 상기 제 1 인쇄회로기판, 제 2 인쇄회로 기판, BVH회로기판을 열접합시켜, 2개의 IC 칩이 내장되고, 이들을 연결하는 4층의 인쇄회로패턴을 포함하는 칩 내장형 4층 인쇄회로기판을 제조한다.
도 8f를 참조하면, 드릴링 공정을 수행하여 제 1 회로패턴(580), 제 2 회로패턴(680), 제 3 회로패턴(450A) 및 제 4 회로패턴(460A)을 연결시키기 위한 PTH(Plated Through Hole)용 관통홀(700)을 형성한다.
도 8g를 참조하면, PTH용 관통홀(700)을 포함하는 4층 인쇄회로 기판의 전면, 보다 구체적으로는 PTH용 관통홀(700), 제 1 회로패턴(580)을 포함하는 절연기 판(550) 및 제 4 회로패턴(460A)을 포함하는 절연층(400A)의 표면에 무전해동도금층(710)을 형성한다.
도 8h를 참조하면, 제 1 회로패턴(580)을 포함하는 절연기판(550) 및 제 4 회로패턴(460A)을 포함하는 절연층(400A) 상부에 PTH 형성 영역을 노출시키는 드라이 필름 패턴(720)을 형성한다.
도 8i를 참조하면, 동도금 공정을 수행하여 PTH용 관통홀(700)의 표면에 PTH(730)을 형성한다.
도 8j를 참조하면, 드라이 필름 패턴(720)을 제거한다.
도 8k를 참조하면, PTH(730)을 마스크로 절연기판(550) 및 절연층(400A) 상부에 형성된 무전해동도금층(710)을 에칭으로 제거하여, 인쇄회로기판의 상부 제 1 회로패턴(580)과 하부 제 4 회로패턴(460A)이 서로 연결되도록 하는 PTH(730)를 형성한다.
도 8l을 참조하면, PTH(730) 내부 및 상기 4층 인쇄회로기판의 전면에 솔더 레지스트(740)를 형성한다. 이때, 제 1 회로패턴(580) 또는 제 4 회로패턴(460A) 중 일부 영역을 노출시켜, 다른 인쇄회로기판을 추가적으로 적층하는데 사용하거나, 솔더볼을 실장하는데 활용할 수 있다. 그 중 여기서는, 솔더볼을 실장하는 것을 전제로 설명하는 것으로 한다. 따라서, 제 4 회로패턴(460A)의 솔더볼 실장 영역을 노출시킨 것이다.
도 8m을 참조하면, 솔더 레지스트(740)에 의해서 노출되는 제 4 회로패턴(460A) 영역에 표면처리층(750)을 형성한다. 이때, 표면처리층(750)은 NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad) 및 범프 중 선택되는 어느 하나로 형성하는 것이 바람직하다.
다음에는, 여기까지 형성된 칩 내장형 4층 인쇄회로기판에 라우팅(Routing) 공정을 수행한 후 솔더볼 형성 공정을 진행한다.
그 다음에는, 표면처리층(750) 상부에 솔더볼(미도시)을 형성하여 본 발명의 일 실시예에 따른 칩 내장형 4층 인쇄회로기판 제조를 완료한다.
또한, 이상의 제조 공정은 최초 IC 칩 실장 기판을 절연체로 이루어진 것을 이용한 것이나, 본 발명에 따른 다른 실시예로 IC 칩 실장 기판을 동박적층판으로 실시하여 더 많은 회로패턴이 적층된 다층 인쇄회로기판을 제조할 수 있다.
상술한 바와 같이, 본 발명은 다양한 실시예로 나타낼 수 있으며, 그 활용 범위를 용이하게 확장시킬 수 있다.
아울러, 본 발명에 따른 인쇄회로기판은 단일 IC 칩에 대해서만 설명하였으나, 층간 구조가 종래의 경우보다 더 단순하게 나타나고 있으므로, 복수의 IC칩을 사용하는 인쇄회로기판에도 용이하게 사용될 수 있다. 본 발명에 따른 다층 인쇄회로기판 구조는 IC 칩에서 발생하는 열을 방출하는 효과도 향상시킬 수 있어 전기적인 특성이 매우 우수할 뿐만 아니라 회로 설계 공간을 극대화 할 수 있다. 그리고, 스터드 범프 등을 이용하므로 고밀도 회로패턴 형성이 용이하며, 인쇄회로기판 제조 공정을 단순화시키고 제조 단가를 낮출 수 있는 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 변형될 수 있으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 및 도 1b는 종래 기술에 따른 칩 내장형 다층 인쇄회로기판의 칩부분을 도시한 단면도들.
도 2a 내지 도 2f는 종래 기술에 따른 칩 내장형 다층 인쇄회로기판을 개략적으로 도시한 단면도.
도 3a 및 도 3b는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 칩 실장 기판을 제조하는 방법을 도시한 단면도들.
도 4는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 절연 기판을 제조하는 방법을 도시한 단면도.
도 5a 내지 도 5c는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 회로기판을 제조하는 방법을 도시한 단면도들.
도 6a 내지 도 6j는 본 발명의 일 실시예에 따른 칩 내장형 2층 인쇄회로기판을 제조하는 방법을 도시한 단면도들.
도 7a 내지 도 7e는 본 발명에 따른 칩 내장형 다층 인쇄회로기판 제조 방법 중 BVH회로기판을 제조하는 방법을 도시한 단면도들.
도 8a 내지 도 8m은 본 발명의 다른 실시예에 따른 칩 내장형 4층 인쇄회로기판을 제조하는 방법을 도시한 단면도들.

Claims (12)

  1. (a) 절연체로 이루어진 라미네이트 캐리어기판 상부에 IC 칩의 패키지면을 접합시킨 후 상기 IC 칩의 와이어 본딩 영역 상에 스터드 범프(Stud Bump)를 형성한 칩실장기판을 제조하는 단계;
    (b) 레진 기판에 상기 스터드 범프와 대응되는 관통홀을 포함하는 절연기판을 제조하는 단계;
    (c) 동박적층판(CCL)을 마련하고, 상기 동박적층판(CCL) 상부에 제 1 회로패턴을 형성한 제 1 회로기판을 제조하는 단계;
    (d) 하부에서부터 상기 칩실장기판, 상기 절연기판 및 상기 제 1 회로기판을 순서로 정합 및 열접합시키되, 상기 스터드 범프와 상기 제 1 회로기판의 회로패턴이 서로 접합되도록 하여 칩 내장형 인쇄회로기판(A)을 제조하는 단계;
    (e) 상기 칩 내장형 인쇄회로기판(A) 및 제 2 회로패턴을 포함하는 제 2 회로기판을 적층시켜 제조하는 단계; 및
    (f) 상기 제 1 회로패턴과 상기 제 2 회로패턴을 연결하는 PTH를 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판을 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 라미네이트 캐리어기판의 외곽에는 상기 정합 공정을 위한 얼라인 마크(Align Mark)를 더 형성하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  3. 제 1 항에 있어서,
    상기 IC 칩의 패키지면을 접합시키는 것은 접착필름을 이용하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  4. 제 1 항에 있어서,
    상기 관통홀은 펀칭 또는 드릴링 공정을 이용하여 형성하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  5. 제 1 항에 있어서,
    상기 (d) 단계는 상기 칩실장기판, 상기 절연기판 및 상기 회로기판을 동시에 열접합시키거나, 상기 칩실장기판 및 상기 절연기판을 먼저 정합 및 열접합시킨 후 상기 회로기판을 정합 및 열접합시키는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  6. 제 1 항에 있어서,
    상기 (d) 단계는 칩실장기판, 상기 절연기판 및 상기 회로기판을 정합 및 열접합시킨 후 상기 회로기판의 상기 회로패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  7. 제 1 항에 있어서,
    상기 (e) 단계의 상기 칩 내장형 인쇄회로기판(A)은 두장 이상 적층하되, 각 칩 내장형 인쇄회로기판(A) 사이에는 절연재를 추가하여 정합 및 열접합시키는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  8. 제 1 항에 있어서,
    상기 (e) 단계의 제 2 회로기판은 BVH(Blind Via Hole)을 포함하는 양면 회로기판인 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  9. 제 1 항에 있어서,
    상기 (f) 단계는
    상기 제 1 회로기판의 제 1 회로패턴 또는 상기 제 2 회로기판의 제 2 회로패턴을 노출시키는 단계;
    드릴링 공정을 수행하여 상기 칩 내장형 인쇄회로기판(A)을 관통하는 PTH(Plated Through Hole)용 관통홀을 형성하는 단계;
    상기 PTH용 관통홀을 포함하는 상기 칩 내장형 인쇄회로기판(A)의 전면에 무전해동도금층을 형성하는 단계;
    상기 무전해동도금층 상부에 PTH 형성 영역을 노출시키는 드라이 필름 패턴을 형성하는 단계; 및
    동도금 공정을 수행하여 상기 PTH용 관통홀의 표면에 PTH를 형성하는 단계; 및
    상기 드라이 필름 패턴을 제거하는 단계를 포함하며,
    상기 (f) 단계 이후,
    상기 PTH를 마스크로 상기 무전해동도금층을 제거하는 단계;
    상기 PTH를 포함하는 상기 칩 내장형 인쇄회로기판(A) 전면에 솔더 레지스트를 형성하는 단계;
    상기 솔더 레지스트에 의해 노출되는 상기 회로패턴 상부에 표면처리층을 형성하는 단계; 및
    라우팅 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  10. 제 9 항에 있어서,
    상기 라우팅 공정 이후 상기 표면처리층 상부에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  11. 제 9 항에 있어서,
    상기 표면처리층은 NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad) 및 범프 중 선택되는 어느 하나로 형성하는 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판 제조 방법.
  12. 제 1 항 내지 제 11 항 중 선택된 어느 하나의 방법으로 제조된 것을 특징으로 하는 칩 내장형 다층 인쇄회로기판.
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